吳蘭蕙，劉凱俊,2，彭 攀,2

(1.上海利正衛(wèi)星應(yīng)用技術(shù)有限公司，上海 201109；2.上海衛(wèi)星工程研究所， 上海 201109)

0 引言

目前，現(xiàn)代小衛(wèi)星作為“新航天”浪潮的重要組成部分，已進(jìn)入新的發(fā)展階段[1]。從近年來小衛(wèi)星的發(fā)展來看，一方面在微電子技術(shù)飛速發(fā)展的支持下，小衛(wèi)星可以以較低的單星成本進(jìn)行批量化制造；另一方面，小衛(wèi)星能以一箭多星、空中發(fā)射及在軌彈射等手段快速實(shí)現(xiàn)小衛(wèi)星星座的批量部署，降低了進(jìn)入空間成本。成本低廉、發(fā)射靈活、高效費(fèi)比的小衛(wèi)星通過星座組網(wǎng)和優(yōu)化軌道設(shè)計(jì)組成小衛(wèi)星星座，既保持了小衛(wèi)星的原有優(yōu)勢，又可以獲得與大衛(wèi)星相媲美的能力。為了滿足未來大規(guī)模商業(yè)小衛(wèi)星星座部署的需求，需要在能批量生產(chǎn)商業(yè)小衛(wèi)星的同時(shí)，控制單顆衛(wèi)星的成本，縮短衛(wèi)星的研發(fā)周期。并且，隨著衛(wèi)星數(shù)量的急速增加和衛(wèi)星獲取數(shù)據(jù)能力的增強(qiáng)，未來衛(wèi)星將面臨海量的數(shù)據(jù)待處理，迫切要求衛(wèi)星數(shù)據(jù)處理的自動化和智能處，提高數(shù)據(jù)處理的能力，即通過衛(wèi)星高性能計(jì)算能力的增強(qiáng)來實(shí)現(xiàn)大數(shù)據(jù)智能分析的功能。因此，小衛(wèi)星的設(shè)計(jì)目前面臨設(shè)復(fù)雜度的提高和研發(fā)期縮短的雙重壓力。

為了適應(yīng)小衛(wèi)星快速迭代的發(fā)展需求，本文提出采用虛擬原型VP技術(shù)(VP，virtual platform)構(gòu)建星載智能計(jì)算機(jī)(C&DH,command & data handling)的虛擬原型機(jī)來加速商業(yè)小衛(wèi)星的研發(fā)流程[2]。VP技術(shù)是軟硬件協(xié)同開發(fā)技術(shù)發(fā)展的產(chǎn)物, 即在沒有物理硬件的情況下搭建一個(gè)虛擬的仿真平臺，通過編程接口讓軟件開發(fā)者能更早地模擬在目標(biāo)硬件模型上的編程環(huán)境，調(diào)試自己的程序，同時(shí)硬件設(shè)計(jì)也能及時(shí)收到反饋，作為硬件優(yōu)化的參考。考慮到航天器設(shè)計(jì)前期研發(fā)難度大，一旦投產(chǎn)后再更改設(shè)計(jì)成本大等因素，本文通過構(gòu)建虛擬原型機(jī)來模擬異構(gòu)星載計(jì)算機(jī)的數(shù)據(jù)交互，通過仿真進(jìn)行軟件算法設(shè)計(jì)，及時(shí)優(yōu)化軟硬件設(shè)計(jì)，使目標(biāo)星載智能計(jì)算機(jī)具備一步正樣的能力，提高效費(fèi)比。

1 虛擬原型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)

1.1 虛擬原型機(jī)的設(shè)計(jì)原理

商業(yè)小衛(wèi)星普遍采用不同計(jì)算架構(gòu)的商用COTS器件(COTS,commercial off-the-shelf)實(shí)現(xiàn)異構(gòu)星載計(jì)算機(jī)的硬件設(shè)計(jì)，如ARM+FPGA+DSP結(jié)構(gòu)。隨著衛(wèi)星智能化的發(fā)展趨勢，ARM+FPGA+GPU的異構(gòu)硬件設(shè)計(jì)也涌現(xiàn)出來。針對目前小衛(wèi)星的跨平臺異構(gòu)硬件設(shè)計(jì)，各平臺之間沒有統(tǒng)一的驗(yàn)證語言能直接進(jìn)行跨平臺仿真。本文提出的基于VP技術(shù)的虛擬原型機(jī)以FPGA的仿真平臺為核心，通過SystemVerilog的直接編程接口(DPI,direct programming interface) 調(diào)用C語言實(shí)現(xiàn)跨平臺數(shù)據(jù)交互的功能。各軟件平臺雖然無法互通，但通常都提供自己的C語言的接口庫，可以通過C語言接口實(shí)現(xiàn)跨平臺的間接調(diào)用。針對衛(wèi)星而言，衛(wèi)星在軌運(yùn)行的實(shí)際數(shù)據(jù)流如圖1所示，本文提出的虛擬原型機(jī)模擬的數(shù)據(jù)流主要為圖1中的虛線部分，即有效載荷和星載智能處理機(jī)的數(shù)據(jù)交互以及星載智能處理機(jī)內(nèi)部的數(shù)據(jù)流向。

圖1 衛(wèi)星在軌運(yùn)行數(shù)據(jù)流圖

虛擬原型機(jī)中主要使用的語言為C和SystemVerilog。Verilog是航天硬件設(shè)計(jì)中的常用語言，SystemVerilog則是由Verilog語言發(fā)展來的硬件描述、硬件驗(yàn)證的統(tǒng)一語言，是Verilog語言的高層次擴(kuò)展和增強(qiáng)，目前已被采納為IEEE標(biāo)準(zhǔn)，并獲得了主流電子設(shè)計(jì)自動化工具供應(yīng)商的支持。相較于Verilog的編程語言接口(PLI,programming language interface)與其它編程語言交互的復(fù)雜的調(diào)用方式, SystemVerilog的DPI接口能通過簡單的import聲明就可以像直接調(diào)用SystemVerilog的內(nèi)部函數(shù)一樣調(diào)用C或C++的函數(shù)功能。C或C++語言包含很多庫函數(shù)，且實(shí)現(xiàn)復(fù)雜模型比通過HDL語言實(shí)現(xiàn)要更為簡單，開發(fā)人員可以直接在C環(huán)境下寫C測試用例，降低驗(yàn)證測試的難度，同時(shí)，C語言的執(zhí)行速度也更快，可以提高仿真速度。此外，C語言環(huán)境移植方便，支持的平臺也更多，也為測試代碼的復(fù)用提供了基礎(chǔ)[3-5]?；贒PI-C技術(shù)用C語言實(shí)現(xiàn)Socket編程，基于TCP/IP協(xié)議，或UDP協(xié)議可以實(shí)現(xiàn)跨平臺的進(jìn)程間通信，方便模擬異構(gòu)硬件設(shè)計(jì)的跨平臺數(shù)據(jù)交互[6]。通過DPI-C技術(shù)可以快速搭建仿真平臺，構(gòu)建原型機(jī)，提高仿真效率。

1.2 虛擬原型機(jī)的技術(shù)實(shí)現(xiàn)

虛擬原型機(jī)的FPGA架構(gòu)仿真主要依托于專業(yè)的FPGA仿真軟件，這里使用的是Mentor Graphics的多語言HDL仿真環(huán)境ModelSim, 是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器，既可獨(dú)立仿真使用，也可與其它工具軟件聯(lián)合仿真使用，如Xilinx的Vivado和Intel的Quartus，方便后續(xù)軟件移植到硬件平臺后的聯(lián)合仿真。

模擬星載數(shù)據(jù)流通過DPI-C技術(shù)編寫C代碼讀取數(shù)據(jù)流信息，其中，C代碼必須包含頭文件svdpi.h。該頭文件包含了C語言和SystemVerilog語言數(shù)據(jù)類型的映射關(guān)系，具體如表1所示。DPI接口編譯的時(shí)候并不會檢查數(shù)據(jù)類型的兼容性，需要使用者根據(jù)數(shù)據(jù)映射關(guān)系自行保證數(shù)據(jù)匹配的正確性[7]。

表1 SystemVerilog和C數(shù)據(jù)映射表

在SystemVerilog代碼中調(diào)用C語言實(shí)現(xiàn)的函數(shù)或任務(wù)，其定義如下：

import “DPI-C” [c_identifier =][pure][context] function type name(args);

import “DPI-C” [c_identifier =][context] task type name(args);

該函數(shù)具體內(nèi)容在C語言中進(jìn)行定義。

在SystemVerilog代碼中導(dǎo)出函數(shù)或任務(wù)，其定義如下：

export “DPI-C” [c_identifier =]function type name;

export “DPI-C” [c_identifier =]task type name;

教研精神也是校本教研的基本要求，是校本教研的基本范式。我們要弘揚(yáng)校本教研精神，踐行和把握教研精神，讓精神變物質(zhì)，形成教研進(jìn)步的基本動力。

在SystemVerilog中進(jìn)行函數(shù)或任務(wù)的定義后，使用上述語句導(dǎo)出，在C語言中進(jìn)行extern申明后，可在后續(xù)程序中直接使用該函數(shù)。通過DPI-C技術(shù)，可以根據(jù)使用的具體情況由SystemVerilog端和C語言端分別進(jìn)行處理。經(jīng)過DPI接口調(diào)用后，通過ModelSim混合編譯SystemVerilog和C語言，即可運(yùn)行。

異構(gòu)平臺數(shù)據(jù)交互的仿真通過DPI接口使用C語言進(jìn)行Socket編程基于TCP/IP協(xié)議實(shí)現(xiàn)網(wǎng)絡(luò)傳輸功能，如創(chuàng)建ServerSocket和ClientSocket，打開Socket鏈接，按照協(xié)議進(jìn)行Socket讀/寫操作，關(guān)閉Socket等基本操作，并進(jìn)行封裝。具體包括：

socket_init()：初始化，僅開頭調(diào)用一次；

socket_shutdown()：關(guān)閉所有鏈接模塊，僅結(jié)束調(diào)用一次；

socket_open(input string uri): 建立端口連接，uri為TCP Socket鏈接，如tcp://hostname:port；

socket_close(input chandle handle)：關(guān)閉連接，handle為socket_open返回的句柄；

socket_send(input chandle handle, input string data): 向handle發(fā)送數(shù)據(jù)；

SystemVerilog語言中通過DPI接口可以直接導(dǎo)入上述函數(shù)進(jìn)行調(diào)用，同時(shí)，在另一端建立TCP/IP的端口即可實(shí)現(xiàn)與FPGA的基于TCP/IP協(xié)議的雙向傳輸。

2 工程實(shí)例

本文課題研究的最終目標(biāo)是設(shè)計(jì)商業(yè)小衛(wèi)星的星載智能計(jì)算機(jī)實(shí)現(xiàn)衛(wèi)星在軌進(jìn)行艦船實(shí)時(shí)檢測的任務(wù)。該星載智能計(jì)算機(jī)采用ARM+FPGA+GPU的異構(gòu)硬件設(shè)計(jì)，其結(jié)構(gòu)如圖2所示。該星載智能計(jì)算機(jī)由兩大模塊組成：以FPGA為主的圖像預(yù)處理模塊和以GPU為核心的神經(jīng)網(wǎng)絡(luò)計(jì)算模塊。模塊間通過PCIE總線進(jìn)行數(shù)據(jù)交互。其中，F(xiàn)PGA模塊分為PS, PL兩個(gè)部分，PS部分包含ARM處理器，負(fù)責(zé)流程處理，任務(wù)調(diào)度等功能。PL部分負(fù)責(zé)數(shù)據(jù)的預(yù)處理，流水線等功能。其數(shù)據(jù)流向?yàn)閺男l(wèi)星載荷相機(jī)獲得的圖像數(shù)據(jù)流輸入首先進(jìn)入FPGA模塊進(jìn)行圖像預(yù)處理工作，后將預(yù)處理后的數(shù)據(jù)通過PCIE總線傳送至GPU計(jì)算模塊進(jìn)行艦船檢測，處理后的結(jié)果再由GPU模塊送回至FPGA模塊，最后由FPGA將得到的結(jié)果通過LVDS或RS422送回至星務(wù)系統(tǒng)。

圖2 智能星載計(jì)算機(jī)硬件設(shè)計(jì)圖

針對智能星載計(jì)算機(jī)的硬件設(shè)計(jì)與數(shù)據(jù)流向，本文提出的虛擬原型機(jī)進(jìn)行一一映射構(gòu)建，其映射關(guān)系如圖3所示。GPU模塊進(jìn)行的艦船檢測算法仿真通過上位機(jī)在同一深度學(xué)習(xí)框架下實(shí)現(xiàn)，方便后續(xù)硬件平臺上代碼的移植。FPGA模塊由ModelSim進(jìn)行仿真實(shí)現(xiàn)。其中，F(xiàn)PGA的PL端圖像預(yù)處理過程可以根據(jù)實(shí)際片上資源由Verilog語言實(shí)現(xiàn)。FPGA的PS端控制仿真需要考慮芯片系統(tǒng)級別上的外別訪問行為，由真實(shí)的硬件設(shè)備進(jìn)行仿真存在諸多限制和不便，例如針對不同子系統(tǒng)需要預(yù)留不同接口進(jìn)行調(diào)整，以及沒有純軟件仿真方便。通過DPI-C技術(shù)可以構(gòu)建虛核來實(shí)現(xiàn)虛擬處理器的設(shè)計(jì)，同時(shí)滿足總線接口讀寫，中斷響應(yīng)等處理器特性。PICE實(shí)現(xiàn)的數(shù)據(jù)傳輸簡化為網(wǎng)口傳輸實(shí)現(xiàn)。通過DPI接口調(diào)用C語言可以簡單地通過Socket編程在FPGA平臺建立TCP/IP通信協(xié)議，實(shí)現(xiàn)不同模塊間的數(shù)據(jù)互通。FPGA硬件仿真中，無法直接輸出結(jié)果的問題也可以由DPI接口將函數(shù)導(dǎo)出到C語言一側(cè)進(jìn)行打印輸出，方便調(diào)試。

圖3 智能星載計(jì)算機(jī)與虛擬原型機(jī)關(guān)系映射圖

根據(jù)映射關(guān)系，本文提出搭建的虛擬原型機(jī)模擬的實(shí)現(xiàn)過程如下：首先，通過DPI-C接口讀取圖像數(shù)據(jù)流，之后在ModelSim仿真軟件上實(shí)現(xiàn)FPGA的圖像預(yù)處理功能，最后通過Socket編程實(shí)現(xiàn)的TCP/IP通信協(xié)議建立FPGA模塊與上位機(jī)的數(shù)據(jù)互通，由上位機(jī)加載訓(xùn)練好的神經(jīng)網(wǎng)絡(luò)算法進(jìn)行目標(biāo)檢測，最終將結(jié)果送回至仿真平臺并對圖像數(shù)據(jù)進(jìn)行可視化處理。

其中，本節(jié)展示的工程實(shí)例對實(shí)際使用的算法進(jìn)行簡化，僅通過仿真過程中基本功能的實(shí)現(xiàn)來模擬虛擬原型機(jī)的數(shù)據(jù)流向，實(shí)際工程與仿真模擬的軟件流程如圖4所示。具體實(shí)現(xiàn)過程如下：

圖4 軟件流程圖

1)實(shí)例選擇的圖片輸入來源于航拍圖像數(shù)據(jù)集DOTA(a large-scale dataset for object detection for object detection in aerial images)[8-9]。選取該數(shù)據(jù)集中一張帶有艦船的圖像用作實(shí)例展示，通過DPI接口實(shí)現(xiàn)數(shù)據(jù)輸入。針對DPI-C接口中數(shù)據(jù)傳遞的數(shù)據(jù)類型，這里選擇以O(shè)penArray的形式進(jìn)行傳遞。以該形式進(jìn)行數(shù)據(jù)傳遞時(shí)，可以方便SystemVerilog代碼直接對數(shù)據(jù)的長度進(jìn)行控制，避免了當(dāng)數(shù)據(jù)大小發(fā)生變化時(shí)需要在C代碼中反復(fù)進(jìn)行更改的情況。實(shí)際過程中，F(xiàn)PGA可以直接從相機(jī)獲得RAW格式數(shù)據(jù)得到RGB圖形數(shù)據(jù)。為方便后續(xù)算法移植到硬件平臺，這里不直接讀取圖片，通過C語言將其轉(zhuǎn)為FPGA可讀取的文件形式，并保存RGB三通道的圖像數(shù)據(jù)，由FPGA通過DPI接口調(diào)用C程序?qū)崿F(xiàn)圖像數(shù)據(jù)的讀取過程。

2)實(shí)現(xiàn)數(shù)據(jù)輸入后，通過Verilog進(jìn)行FPGA模塊圖像預(yù)處理的仿真過程，相較于實(shí)際工程應(yīng)用在這里進(jìn)行了相應(yīng)的簡化。首先，為提高檢測速度，對原始圖片進(jìn)行降采樣和切片，得到尺寸為800*600的圖片。然后，將RGB色彩空間轉(zhuǎn)為YCbCr色彩空間，首先通過高位補(bǔ)低位先將RGB565轉(zhuǎn)化為RGB888，再由公式計(jì)算轉(zhuǎn)為YCbCr。其中涉及到的浮點(diǎn)運(yùn)算可以通過先將數(shù)值擴(kuò)大256倍再右移8位轉(zhuǎn)化為FPGA的無浮點(diǎn)乘法和加法運(yùn)算，更改后的色彩空間轉(zhuǎn)換公式如下：

Y=((77*R+150*G+29*B)>>8);

Cb=((-43*R-85*G+128*B)>>8)+128;

Cr=((128*R-107*G-21*B)>>8)+128;

之后通過三級流水線設(shè)計(jì)進(jìn)行Verilog代碼實(shí)現(xiàn)。其中YCbCr色彩空間下的Y通道代表了顏色的亮度部分，單獨(dú)提取Y通道分量得到的圖像可視為灰度圖。對獲得的灰度圖進(jìn)行FPGA下的高斯濾波處理。實(shí)際應(yīng)用中，為提高檢測精度，針對艦船識別的應(yīng)用背景，圖像預(yù)處理過程更加復(fù)雜，除去常規(guī)平滑、濾波等預(yù)處理步驟外，還需進(jìn)行去云霧處理、海陸分離等預(yù)處理過程。后續(xù)算法移植過程中，綜合考慮FPGA與GPU的性能和功耗問題，部分檢測網(wǎng)絡(luò)可以放在FPGA上實(shí)現(xiàn)。針對檢測網(wǎng)絡(luò)的常用模塊，如卷積層、池化層等，其FPGA上的實(shí)現(xiàn)思路與高斯濾波的實(shí)現(xiàn)思路類似，由不同大小的卷積核按照步長滑過圖片進(jìn)行卷積運(yùn)算實(shí)現(xiàn)?？紤]到FPGA處理的并行性特征，可以通過行緩存(LineBuffer)構(gòu)建IP核實(shí)現(xiàn)FPGA上的圖像卷積運(yùn)算[10]。利用FPGA內(nèi)部的Block Ram緩存若干行的圖像數(shù)據(jù)，再以并行流水線設(shè)計(jì)進(jìn)行卷積運(yùn)算。Verilog實(shí)現(xiàn)卷積運(yùn)算的仿真波形如圖5所示。

圖5 波形示意圖

3)將預(yù)處理后的圖像數(shù)據(jù)進(jìn)行分包，通過Socket編程實(shí)現(xiàn)的TCP/IP協(xié)議網(wǎng)口傳輸至模擬GPU模塊加載神經(jīng)網(wǎng)絡(luò)模型進(jìn)行目標(biāo)檢測。TCP/IP Socket由C代碼實(shí)現(xiàn)，包含打開/關(guān)閉Socket，進(jìn)行讀/寫等基本操作，F(xiàn)PGA端通過DPI接口調(diào)用并進(jìn)行聯(lián)合編譯。在上位機(jī)建立TCP/IP Socket端口，與Modelsim模擬的FPGA模塊進(jìn)行連接，并接收圖像數(shù)據(jù)。本實(shí)例中虛擬原型機(jī)中的模擬GPU模塊為上位機(jī)訓(xùn)練的深度學(xué)習(xí)網(wǎng)絡(luò)。這里使用Darknet框架下的YOLOv2算法進(jìn)行艦船檢測任務(wù)[11-12]。YOLO算法是常用的基于回歸的目標(biāo)識別算法，識別速度快，并且其原生的C語言版本Darknet框架較為輕型，無任何依賴項(xiàng)，可移植性高，易于在不同平臺上進(jìn)行實(shí)例展示。實(shí)際工程中，會根據(jù)艦船檢測的特殊性對YOLO算法進(jìn)行優(yōu)化，進(jìn)一步提升艦船識別的檢測精度，降低誤檢率。通過YOLO模型識別后得到的檢測結(jié)果同樣經(jīng)由TCP/IP Socket傳輸送回FPGA模塊。FPGA模塊經(jīng)由DPI接口導(dǎo)出打印功能，由C語言輸出結(jié)果進(jìn)行展示。

3 實(shí)驗(yàn)結(jié)果分析

上述工程實(shí)例展現(xiàn)了整個(gè)虛擬原型機(jī)的構(gòu)建過程，通過與硬件架構(gòu)一一映射的純軟件虛擬原型機(jī)的仿真結(jié)果，可以對硬件架構(gòu)的設(shè)計(jì)的可行性提供反饋。本文構(gòu)建的虛擬原型機(jī)模擬實(shí)現(xiàn)的星載智能計(jì)算機(jī)進(jìn)行艦船識別的仿真生成的圖像結(jié)果如圖6所示。其中，圖6(a)為原始圖像經(jīng)過降采樣和裁切之后的得到的800*600尺寸三通道的RGB圖像；圖6(b)為FPGA下經(jīng)由色彩空間轉(zhuǎn)換后的得到的YCbCr圖像；圖6(c)為提取Y分量后得到的灰度圖再進(jìn)行高斯濾波后得到的圖像；圖6(d)為YOLO算法進(jìn)行艦船識別后得到的檢測結(jié)果圖。

圖6 圖像結(jié)果圖

結(jié)果圖的圖像數(shù)據(jù)無損失說明了虛擬原型機(jī)中的數(shù)據(jù)交互功能可以正常運(yùn)行，通過DPI接口建立的TCP/IP協(xié)議可以實(shí)現(xiàn)FPGA平臺與其它平臺數(shù)據(jù)的雙向傳輸。同時(shí)，結(jié)果圖中的降采樣圖、YCbCr圖、高斯濾波后的灰度圖與理論上的圖片結(jié)果一致，驗(yàn)證了硬件設(shè)計(jì)中由FPGA進(jìn)行圖像預(yù)處理設(shè)計(jì)的可行性。由于FPGA的并行流水線設(shè)計(jì)，其延時(shí)是固定的，方便預(yù)估檢測算法的實(shí)時(shí)性。艦船識別后的結(jié)果圖在沒做其它算法優(yōu)化的前提下能成功識別出部分目標(biāo)，對檢測算法的可行性進(jìn)行了驗(yàn)證?？梢栽跓o硬件環(huán)境下實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)算法的整體設(shè)計(jì)，同時(shí)，也可以對仿真環(huán)境下檢測性能的分析來指導(dǎo)硬件設(shè)計(jì)中不同算力的GPU選型。

由此可見，該虛擬原型機(jī)在脫離硬件平臺的情況下能成功模擬星載智能計(jì)算機(jī)的數(shù)據(jù)流向并仿真實(shí)現(xiàn)星載智能計(jì)算機(jī)的部分功能。并且，通過DPI接口調(diào)用C程序?qū)崿F(xiàn)了跨平臺間的數(shù)據(jù)交互，簡化了虛擬原型機(jī)的搭建過程，易于實(shí)現(xiàn)。通過虛擬原型機(jī)的仿真結(jié)果可以驗(yàn)證星載計(jì)算機(jī)的硬件架設(shè)計(jì)，及時(shí)對硬件設(shè)計(jì)進(jìn)行優(yōu)化，使衛(wèi)星具備一步正樣的能力，降低衛(wèi)星研制的成本。同時(shí)，在虛擬原型機(jī)上提前進(jìn)行軟件設(shè)計(jì)，可以縮短衛(wèi)星的研制周期。虛擬原型機(jī)與星載智能計(jì)算機(jī)一一映射，方便后續(xù)不同架構(gòu)間的算法移植。

4 結(jié)束語

優(yōu)化衛(wèi)星研制周期，降低成本是商業(yè)小衛(wèi)星快速發(fā)展需要重點(diǎn)關(guān)注的問題。本文提出的基于VP技術(shù)構(gòu)建的星載智能計(jì)算機(jī)虛擬原型機(jī)可以仿真智能星載計(jì)算機(jī)的部分功能，模擬其內(nèi)部的數(shù)據(jù)流向，為硬件設(shè)計(jì)的開發(fā)提供了反饋，使衛(wèi)星具有一步正樣的能力，提高了衛(wèi)星研制的效費(fèi)比。同時(shí)，可以在虛擬原型機(jī)上提前進(jìn)行軟件算法設(shè)計(jì)，縮短了衛(wèi)星研制的時(shí)間，優(yōu)化了衛(wèi)星的開發(fā)周期。并且，針對目前智能化衛(wèi)星的異構(gòu)硬件設(shè)計(jì)，通過DPI接口調(diào)用C程序簡化了跨平臺間的數(shù)據(jù)交互，降低對開發(fā)人員的能力要求。

后續(xù)，虛擬原型機(jī)還可通過DPI-C技術(shù)構(gòu)建虛擬多核處理器來模擬ARM處理器的控制部分，實(shí)現(xiàn)星載智能計(jì)算機(jī)更多功能的仿真。針對本課題，后續(xù)將在虛擬原型機(jī)上分別對FPGA模塊的預(yù)處理算法和GPU模塊的目標(biāo)識別算法進(jìn)行優(yōu)化設(shè)計(jì)，提升艦船檢測的準(zhǔn)確率，達(dá)到預(yù)計(jì)性能指標(biāo)。最后再將算法移植到實(shí)際硬件的星載計(jì)算機(jī)板進(jìn)行融合，完成艦船實(shí)時(shí)檢測的星載智能計(jì)算機(jī)的研制。