趙一超

摘要：為了滿足電離層斜測(cè)接收設(shè)備小型化的需求，提出了一種小型化數(shù)字斜測(cè)接收機(jī)的設(shè)計(jì)方案。該接收機(jī)使用16 bit AD 進(jìn)行數(shù)據(jù)采集，利用FPGA進(jìn)行時(shí)序控制和實(shí)時(shí)數(shù)據(jù)的數(shù)字下變頻，最后通過CY7C68013A的USB2.0接口與上位機(jī)進(jìn)行數(shù)據(jù)傳輸。實(shí)測(cè)結(jié)果表明，該接收機(jī)靈敏度，動(dòng)態(tài)范圍滿足設(shè)計(jì)指標(biāo)。USB高速傳輸速率為480Mbps，且傳輸穩(wěn)定。 實(shí)測(cè)結(jié)果與設(shè)計(jì)預(yù)期有較好的一致性。該接收機(jī)具有體積小、功耗低、傳輸穩(wěn)定以及便于維護(hù)的特點(diǎn)，為短波接收設(shè)備的小型化提供了一種可行的參考方案。

關(guān)鍵詞：電離層斜測(cè);短波接收機(jī);CY7C68013A;數(shù)字下變頻;高速AD

中圖分類號(hào)：TN959.1+1，TN859? ? ? ?文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1009-3044（2020）32-0001-05

Abstract： In order to meet the requirement of miniaturization of ionospheric oblique receiver， a design scheme of miniaturized digital ionospheric oblique receiver was put forward. The receiver uses a 16 bit AD for data acquisition and FPGA for timing control and digital down-conversion of real-time data. After all above have been done， receiver transmits data with the upper PC by using USB2.0 interface? of chip CY7C68013A.The measured results show that its dynamic range and the sensitivity? ?meet the design indicators. It also have a stable transmission rate which can reach almost 480Mbps. The measured results are in good agreement with the design expectation. It provides a feasible reference scheme for the miniaturization of short-wave receiving equipment by the characteristics of small size， low power consumption， stable transmission and easy maintenance.

Key words： ionospheric oblique sounding; short wave receiver; CY7C68013A; digital down converter;? Hi-speed AD converter

電離層斜向探測(cè)主要應(yīng)用在研究不同頻率傳播路徑的模式和信道特性，也可應(yīng)用于對(duì)于電子濃度的估算，從而對(duì)選頻提供參考[1-2]。而斜測(cè)接收機(jī)作為斜向探測(cè)的主要設(shè)備，直接影響著整個(gè)雷達(dá)系統(tǒng)的性能指標(biāo)，因此其一直是電離層研究的重要組成。傳統(tǒng)的斜測(cè)接收機(jī)通常采用高中頻結(jié)構(gòu)，在模擬前端對(duì)接收的信號(hào)進(jìn)行放大、預(yù)選、濾波，并通過本振進(jìn)行混頻得到中頻信號(hào)。但由于模擬前端的組成設(shè)備較多，使其無(wú)法滿足小型化、便攜化。

伴隨著電子技術(shù)、數(shù)字信號(hào)處理技術(shù)以及半導(dǎo)體技術(shù)的發(fā)展，近年來(lái)采用數(shù)字下變頻技術(shù)的接收機(jī)已經(jīng)成為一種趨勢(shì)。與傳統(tǒng)的接收機(jī)相比，數(shù)字下變頻斜測(cè)接收機(jī)因?yàn)椴捎矛F(xiàn)場(chǎng)可編程門陣列（FPGA），可以將數(shù)字下變頻這一過程通過硬件描述語(yǔ)言方便的實(shí)現(xiàn)。在參數(shù)一定的情況下，即保證了接收機(jī)系統(tǒng)的通用性以及可拓展性又省去了模擬混頻設(shè)備。大大簡(jiǎn)化了模擬前端的設(shè)計(jì)[3]。USB接口據(jù)有通用性好、傳輸穩(wěn)定、方便等特性，在近些年被廣泛應(yīng)用于小型化便攜式設(shè)備的接口[4]。

本文提出了一種基于數(shù)字下變頻思路，通過USB接口完成數(shù)據(jù)采集的斜測(cè)接收機(jī)的設(shè)計(jì)方法，在滿足設(shè)計(jì)指標(biāo)的同時(shí)，大大減少了設(shè)備組成，節(jié)約了系統(tǒng)資源。

1 電離層斜測(cè)介紹

斜測(cè)的示意圖如圖1所示. 將發(fā)送設(shè)備設(shè)備和接收設(shè)備至于具有一定距離的A、B兩處。收發(fā)設(shè)備通過北斗進(jìn)行同步。通過對(duì)接收端設(shè)備收到實(shí)時(shí)的數(shù)據(jù)進(jìn)行計(jì)算，得出電離層反射回波延時(shí)隨頻率的變化。并繪制出電離層斜向電離圖[5]。

2 數(shù)字下變頻

2.1 傳統(tǒng)模擬下變頻

在雷達(dá)系統(tǒng)中，用復(fù)信號(hào)表示信號(hào)，構(gòu)造解析信號(hào)可以減少一半頻帶是一個(gè)優(yōu)點(diǎn);用來(lái)表示實(shí)信號(hào)時(shí)，運(yùn)算簡(jiǎn)便也是一個(gè)很重要的優(yōu)點(diǎn)。

傳統(tǒng)的模擬下變頻通過模擬移相器移相90°實(shí)現(xiàn)的，如圖2所示。由于受模擬電路性能的限制，其I/Q兩路并不能完全正交，與此同時(shí)I/Q兩路還存在幅度的不一致性，且不易調(diào)校。

我們把由I/Q之間不正交而引起的，與所要的單邊帶譜對(duì)稱的頻譜分量叫作鏡頻分量。鏡頻分量與單邊帶功率之比定義為鏡頻抑制比IR。定義如下：

其中，[φ2e] 為相位正交誤差，[α]為幅度相對(duì)誤差，I/Q的正交性和幅度不對(duì)稱性導(dǎo)致鏡頻抑制比低[6]。

2.2? 數(shù)字正交下變頻

對(duì)于窄帶信號(hào)：

為解決零中頻的正交誤差和幅度不平衡，以優(yōu)化鏡頻抑制比，而采用數(shù)字正交采樣技術(shù)。即對(duì)信號(hào)直接采樣，然后對(duì)變化后的數(shù)字信號(hào)進(jìn)行處理，從而得到I/Q兩路信號(hào)。如圖3所示[7-8]。

3 接收機(jī)硬件設(shè)計(jì)

本接收機(jī)的硬件組成見圖4，它包括模擬射頻前端，模數(shù)轉(zhuǎn)換電路，F(xiàn)PGA控制接收端以及USB接口電路組成。

如圖，斜測(cè)信號(hào)經(jīng)電離層反射被接收天線接收，首先經(jīng)過模擬射頻前端的調(diào)理以提高其信噪比，隨后進(jìn)入AD完成模數(shù)轉(zhuǎn)換。隨后該數(shù)字信號(hào)輸入至FPGA中完成數(shù)字下變頻，最后下變頻后的信號(hào)按約定時(shí)序?qū)懭險(xiǎn)SB接口電路以供上位機(jī)讀取。

3.1 模擬射頻前端

本設(shè)計(jì)中模擬射頻前端采用兩級(jí)IF 低噪聲放大器芯片LTC6433。該型放大器具主要具有以下幾種特點(diǎn)：

1） 高功率增益（15.9dB）;

2） 低功耗（475mW）;

3） 輸入/輸出在內(nèi)部實(shí)現(xiàn)50Ω阻抗匹配。

斜測(cè)探測(cè)信號(hào)經(jīng)天線進(jìn)入兩片LTC6433組成的模擬射頻前端中網(wǎng)絡(luò)中，在經(jīng)過放大后傳送至30MHz的低通濾波器中以提高信號(hào)的信噪比以及抗干擾性。

3.2 模/數(shù)轉(zhuǎn)換

該部分用于將模擬射頻前端輸出的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào);

在本設(shè)計(jì)中模/數(shù)轉(zhuǎn)換芯片為AD公司的16bit AD LTC2165芯片。該芯片具有低功耗（最高194mW）、高SNR（76.8dB）、550MHz 滿功率帶寬 S/H （采樣及保持）以及高SFDR（90dB）等特點(diǎn)[9]。

3.3 FPGA主控

在本設(shè)計(jì)中，選擇Xilinx公司低功耗、小體積的XC7A100T作為主控芯片。設(shè)計(jì)語(yǔ)言為VHDL，主要完成時(shí)序產(chǎn)生和外設(shè)控制、數(shù)字下變頻以及數(shù)據(jù)緩沖FIFO等模塊的設(shè)計(jì)，如圖5所示。

3.3.1 系統(tǒng)時(shí)序產(chǎn)生、外設(shè)控制模塊

用于產(chǎn)生斜測(cè)接收機(jī)的工作時(shí)序，并控制外設(shè)（如AD、USB接口等）。

3.3.2 數(shù)字下變頻模塊

在本設(shè)計(jì)中，由于I/Q兩路的數(shù)字下變頻模塊結(jié)構(gòu)組成相同，在這里只列出1路的組成即可。如圖6所示，分別為：

1）2階CIC梳狀濾波器;

2）5階CIC梳狀濾波器;

3）FIR濾波器（以下簡(jiǎn)稱FIR）。

由圖3可知，由AD采集的高頻信號(hào)經(jīng)過正交混頻后得到1對(duì)I/Q信號(hào)。這兩對(duì)信號(hào)同時(shí)經(jīng)過各自的數(shù)字下變頻模塊（DDC）進(jìn)行降采樣。

根據(jù)設(shè)計(jì)DDC模塊中的2階梳狀濾波器（以下簡(jiǎn)稱CIC），由VHDL語(yǔ)言編寫，抽取系數(shù)為5;而5階CIC、FIR是利用Xilinx ISE的IP核MagiCore例化生成。其中：設(shè)置CIC5抽取率為25，F(xiàn)IR抽取率為10，已完成對(duì)100MHz采樣率的信號(hào)的降采樣。

3.3.3 異步FIFO

由于降采樣后數(shù)據(jù)率（80kHz）遠(yuǎn)遠(yuǎn)小于USB接口的傳輸速率（12MHz），使用異步FIFO在兩個(gè)不同的時(shí)鐘域之間，起到跨時(shí)鐘域處理的作用。本設(shè)計(jì)中同樣應(yīng)用MagiCore模塊設(shè)計(jì)異步FIFO異步FIFO為32bit輸入（包括I/Q兩路數(shù)據(jù)），16bit輸出（先Q后I）。

3.4 USB接口電路

3.4.1 CY7C68013A接口芯片

CYPRESS公司的 CY7C68013A是一款靈活的USB2.0外設(shè)控制器。為充分利用USB2.0的480Mbit的通訊速率，CY7C68013A包含了一個(gè)專用硬件來(lái)緩存USB的數(shù)據(jù)，以確保和外部高帶寬的外部設(shè)備（FPGA、ASIC）無(wú)縫連接[10]。

CY7C68013A一般有兩種方式與FPGA連接，這兩種模式分別是可編程接口（GPIF）模式和從設(shè)備（SLAVE FIFO）模式。

本設(shè)計(jì)中應(yīng)用SLAVE FIFO 模式。在此模式中與CY7C68013A相連的FPGA為主控設(shè)備，生成控制CY7C68013A的讀、寫信號(hào)。

3.4.2 USB接口電路的硬件連接

USB接口電路（SLAVE FIFO模式）硬件連接圖如下圖7所示。

各個(gè)信號(hào)說明如表1所示。

其中，接口時(shí)鐘IFCLK有兩種提供方式。一種通過CY7C68013A內(nèi)部的時(shí)鐘電路提供，另一種由FPGA提供。本設(shè)計(jì)中使用FPGA提供接口時(shí)鐘。通過SLAVE FIFO固件中IFCONFIG寄存器bit7進(jìn)行配（“0”為外部時(shí)鐘，“1”為內(nèi)部時(shí)鐘）。

FADDR 為FIFO的雙向數(shù)據(jù)總線，其寬度由EPxFIFOCFG寄存器的字寬設(shè)置位WORDWIDE選擇為8 BIT或16 BIT，本設(shè)計(jì)選擇16 BIT模式。

FADDR[1：0] ="00"和"10"分別選中ENDPOINT 2和ENDPOINT 6，通過固件中EP2CFG和EP6CFG寄存器分別配置ENDPOINT 2和ENDPOINT 6輸入類型為OUT和IN。并將兩者都設(shè)置為bulk傳輸方式，最大512byte，以及4×緩沖區(qū)。

FLAGA、FLAGC、FLAGD 引腳可由PINFLAGSAB、PINFLAGSCD配置相應(yīng)ENDPOINT不同狀態(tài)。在本設(shè)計(jì)中將FLAGA配置為ENDPOINT 2 的空狀態(tài)標(biāo)識(shí)，F(xiàn)LAGC、FLAGD分別配置為ENDPOINT 6的 “滿”“空”狀態(tài)。

SLWR 為ENDPOINT 6數(shù)據(jù)的寫選通信號(hào)， SLOE、SLRD為讀使能、選通信號(hào)均由 FPGA控制。本設(shè)計(jì)所有電平均由寄存器 FIFOPINPOLAR設(shè)置為低電平有效。

3.4.3 USB接口驅(qū)動(dòng)設(shè)計(jì)與固件程序加載

到目前為止，CYPRESS公司提供可供CY7C68013A使用的最新的驅(qū)動(dòng)為CYUSB3。它由開發(fā)套件CY3864安裝得到。本設(shè)計(jì)中只需在cyusb3.inf添加與SLAVE FIFO 固件中對(duì)應(yīng)的VID、PID值和設(shè)備描述即可。

設(shè)置好的SLAVE FIFO固件程序，需要經(jīng)過Keil 2軟件進(jìn)行編譯，生成hex文件。

本設(shè)計(jì)中CY7C68013A上電后我們采用C2燒錄方式，所以還必須將.hex文件轉(zhuǎn)化成.iic文件。通過CYPRESS官方控制臺(tái)軟件 Cypress USB Console將生成的.iic文件下載至配置CY7C68013A的E2PROM（24LC128）中。這樣每次連接上位機(jī)即可通過E2PROM完成固件程序的加載。

4 軟件設(shè)計(jì)

4.1 USB固件設(shè)計(jì)

根據(jù)官方說明SLAVE FIFO固件分為以下幾個(gè)部分。如圖8所示。

其中，fw.c 包含main函數(shù)。它執(zhí)行了USB大部分操作，并且當(dāng)需要自定義時(shí)，它將調(diào)用slave.c文件中特定的函數(shù)。例如TD_Init和TD_Poll。在本設(shè)計(jì)中不需要修改。

dscr.a51文件是描述文件用于存儲(chǔ)硬件描述的數(shù)值。USB外設(shè)通過CY7C68013A 的Control端點(diǎn)接收枚舉和操作等行為。fw.c代碼截取這些請(qǐng)求行為，并通過存儲(chǔ)在dscr.a51文件中的數(shù)值來(lái)完成枚舉操作。

在本設(shè)計(jì)中，主要對(duì)slave.c TD_Init函數(shù)相應(yīng)語(yǔ)句進(jìn)行修改即可完成SLAVE FIFO的應(yīng)用設(shè)計(jì)。以下進(jìn)行說明。

IFCONFIG = 0x03; //Internal clock， 30MHz， Slave FIFO interface

SYNCDELAY;

1） 8051內(nèi)部時(shí)鐘為30MHz。

2） CY7C68013A? 被配置為SLAVE FIFO模式，接口時(shí)鐘為外時(shí)鐘（FPGA 提供）

EP2CFG = 0xA0; //out 512 bytes， 4x，bulk

SYNCDELAY;

EP6CFG = 0xE0; //in 512 bytes， 4x，bulk

SYNCDELAY;

EP4CFG = 0x02; //clear valid bit

SYNCDELAY;

EP8CFG = 0x02; //clear valid bit

SYNCDELAY;

將 EP2 配置為OUT 端點(diǎn)，并將 EP6 配置為IN 端點(diǎn)。該兩個(gè)端點(diǎn)均為四倍緩沖，并使用512 字節(jié)的 FIFO。由于本設(shè)計(jì)中沒有使用EP4 和 EP8，所以它們均被取消激活。

EP2FIFOCFG = 0x00;// AUTOOUT=0，WORDWIDE=1

SYNCDELAY;

EP2FIFOCFG = 0x11;// AUTOOUT=1，WORDWIDE=1

SYNCDELAY;

EP6FIFOCFG = 0x0D;// AUTOIN=1，ZEROLENIN=1， //? ? ? ? ? ? ? ? ? ? ?WORDWIDE=1

SYNCDELAY;

1） 復(fù)位FIFO。

2） 分別將端點(diǎn) 2 FIFO 和端點(diǎn) 6 配置為自動(dòng)輸出模式和自動(dòng)輸入模式，同時(shí)使用 16 位接口。

PINFLAGSAB = 0x08; // FLAGA - EP2EF

SYNCDELAY;

PINFLAGSCD = 0xEA; // FLAGD - EP6FF

//FLAGC - EP6EF

SYNCDELAY;

配置 FIFO 標(biāo)志輸出。 FLAGA 被配置為 EP2 OUT FIFO 的空標(biāo)志， FLAGD 被配置為 EP6 IN FIFO 的滿標(biāo)志。

4.2 接收機(jī)FPGA程序設(shè)計(jì)

接收機(jī)FPGA的程序流程圖如圖9所示。

如圖所示，整個(gè)工作流程可分為以下幾個(gè)部分：

1） 在硬件上電之后，觸發(fā)信號(hào)驅(qū)動(dòng)USB復(fù)位;

2）然經(jīng)過初始化系統(tǒng)變量之后系統(tǒng)進(jìn)入空閑狀態(tài)等待上位機(jī)的命令;

3） 如果上位機(jī)發(fā)送指令，則經(jīng)過分支判斷（開始工作、結(jié)束工作、寄存器配置）確定下一步工作步驟并生成相應(yīng)的時(shí)序控制信號(hào);

4） 如果開始工作，則開始對(duì)換頻脈沖個(gè)數(shù)的判斷（如達(dá)到預(yù)設(shè)值則進(jìn)入步驟2的空閑狀態(tài)。如未達(dá)到預(yù)設(shè)值，則進(jìn)行下一步操作）;

5） 判斷DDC數(shù)據(jù)是否寫滿與SLAVE_FIFO EP6是否為空2個(gè)條件是否同時(shí)滿足。如不滿足進(jìn)入等待狀態(tài)，如滿足進(jìn)入下一步傳輸過程;

6） 對(duì)SLAVE_FIFO傳輸次數(shù)進(jìn)行計(jì)數(shù)，如果計(jì)數(shù)達(dá)到預(yù)設(shè)值，則計(jì)數(shù)器清零，跳至步驟4等待下一個(gè)換頻脈沖。如果未達(dá)到預(yù)設(shè)值，則進(jìn)入步驟5等待。

5 系統(tǒng)驗(yàn)證

5.1 下變頻功能

在測(cè)試中，將信號(hào)源產(chǎn)生頻率為5.001MHz的正弦信號(hào)接入接收機(jī)中，設(shè)置接收機(jī)數(shù)字本振頻率為5MHz正弦信號(hào)。接收機(jī)采集的數(shù)據(jù)如下圖10所示。

由于本設(shè)計(jì)采樣在第一奈奎斯Nyquist區(qū)域即整個(gè)系統(tǒng)為低通濾波，根據(jù)混頻原理，只有頻率為1kHz差頻信號(hào)得以保留。而設(shè)計(jì)DDC的數(shù)據(jù)速率為80kHz，即一個(gè)DDC信號(hào)周期有80個(gè)采樣點(diǎn)。

如圖10所示。單周期采樣點(diǎn)個(gè)數(shù)為80（3329-3249），I（n）和Q（n）兩路信號(hào)相位相差90°。

5.2 接收機(jī)性能

測(cè)試條件同下變頻功能，在輸入信號(hào)為接收機(jī)靈敏度（-113dBm）時(shí)測(cè)量1MHz、5MHz、10MHz、15MHz、20MHz、25MHz、30MHz、32MHz的信噪比[SNR]。

根據(jù)公式：

[Sin]為接收機(jī)靈敏度，本設(shè)計(jì)中為-113dBm。

接收機(jī)在該頻點(diǎn)處的噪聲系數(shù)如下表2所示。

可知，滿足設(shè)計(jì)指標(biāo)[Nf]≤14dB。

5.3 接收機(jī)性能

經(jīng)測(cè)量整個(gè)接收機(jī)系統(tǒng)功耗小于5W，滿足低功耗設(shè)計(jì)要求。

5.4 電離層斜測(cè)數(shù)據(jù)顯示

本接收機(jī)采集到的電離層斜測(cè)數(shù)據(jù)繪圖如圖11所示。

6 結(jié)論

本設(shè)計(jì)應(yīng)用FPGA完成接系統(tǒng)的控制和數(shù)據(jù)的正交數(shù)字下變頻功能。利用KEIL軟件對(duì)CY7C68013A芯片進(jìn)行配置完成與上位機(jī)之間數(shù)據(jù)接口的設(shè)計(jì)并搭配MATLAB軟件平臺(tái)對(duì)試驗(yàn)數(shù)據(jù)進(jìn)行處理。 驗(yàn)證結(jié)果表明，本設(shè)計(jì)具有設(shè)備組成簡(jiǎn)單、輸速率高、功耗低以及體積較小等特點(diǎn)。對(duì)于電離層斜測(cè)數(shù)據(jù)的采集方面具有較高的應(yīng)用價(jià)值。

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