（海軍航空大學(xué) 岸防兵學(xué)院，煙臺264001）

在強調(diào)信息化聯(lián)合作戰(zhàn)的現(xiàn)代戰(zhàn)場復(fù)雜電磁環(huán)境下，多種形式的主動干擾和被動干擾同時存在，對無線通信數(shù)據(jù)鏈的抗干擾性提出了越來越高的要求。跳頻通信憑借其頻率快速變換的固有優(yōu)勢，逐漸成為了主要的抗干擾通信手段，在通信數(shù)據(jù)鏈系統(tǒng)中廣為應(yīng)用[1-3]。

跳頻通信采用了載波信號頻率偽隨機不斷變化的方式進行擴頻通信，可以用于實現(xiàn)無線通信數(shù)據(jù)鏈的抗干擾功能[4-6]。頻率綜合器是抗干擾數(shù)據(jù)鏈終端的核心組件，用于提供載頻信號，其輸出信號的帶寬范圍和頻點轉(zhuǎn)換速率極大地影響到無線通信數(shù)據(jù)鏈的抗干擾能力。在此，以直接數(shù)字頻率合成DDS（direct digital synthesis）技術(shù)原理、FPGA（field programmable gate array）邏輯控制功能以及相關(guān)的硬件芯片等研究為基礎(chǔ)，設(shè)計了以AD9915和FPGA（Cyclone IV）為核心的抗干擾數(shù)據(jù)鏈終端頻率綜合器。

1 終端頻率綜合器系統(tǒng)設(shè)計

為了保證抗干擾數(shù)據(jù)鏈終端頻率綜合器可以根據(jù)具體的應(yīng)用背景設(shè)置不同的頻率產(chǎn)生方案，需要便捷快速且穩(wěn)定地對頻點進行設(shè)置。同時，還要保證終端頻率綜合器可以快速地切換并輸出高質(zhì)量的載頻信號。在綜合考慮成本和性能的基礎(chǔ)上，采用了低成本FPGA 模塊搭配高性能DDS 信號發(fā)生器的設(shè)計方案。

AD9915 芯片是亞德諾（ADI）公司推出的一款高性能高速直接數(shù)字頻率合成器芯片[7]。該芯片采用先進的DDS 技術(shù)，通過內(nèi)部集成的12 位DAC，可以在1.4 GHz 頻率范圍內(nèi)輸出頻率幅度相位可調(diào)的載頻信號。AD9915 的輸出頻點分辨率可達135 pHz，實現(xiàn)高速的頻率、幅度和相位的快速切換功能。對AD9915 芯片的配置主要通過其串行端口和并行端口來完成，根據(jù)控制端實際使用的信號要求，輸出相對應(yīng)頻率、相位和幅度的載頻信號。

EP4CGX150 芯片是阿爾特拉（Altera）公司推出的低成本低功耗Cyclone Ⅳ系列FPGA 芯片[8]其邏輯單元數(shù)量達到150 k個，嵌入式存儲器大小達到6.3 Mbit，數(shù)據(jù)處理速度達到3.1 Gbit/s，被廣泛應(yīng)用于無線通信、數(shù)字信號處理等行業(yè)中的低成本小型化產(chǎn)品中。通過Quartus Ⅱ軟件開發(fā)平臺可以完成對所設(shè)計邏輯功能的分析、編譯、時序優(yōu)化、性能仿真以及下載燒錄等功能。

抗干擾數(shù)據(jù)鏈終端的終端頻率綜合器系統(tǒng)，結(jié)合FPGA 的穩(wěn)定便捷現(xiàn)場可編程特點和AD9915 的高性能快速載頻輸出特點，系統(tǒng)的方案設(shè)計如圖1所示。

圖1 終端頻率綜合器系統(tǒng)設(shè)計框圖Fig.1 Block diagram of terminal frequency synthesizer system design

FPGA 主控模塊作為終端頻率綜合器的控制模塊，可以根據(jù)不同的使用環(huán)境和操作要求生成相應(yīng)的跳頻參數(shù)配置邏輯，通過IO 端口對DDS 模塊進行控制和數(shù)據(jù)通信。FPGA 主控模塊的配置邏輯文件通過上位機中的Qutarts Ⅱ軟件環(huán)境生成。在調(diào)試階段可以通過JTAG 端口對配置邏輯進行下載和在線觀察，在功能定型后通過AS 端口將配置邏輯燒寫到EPCS16 當(dāng)中，即可完成FPGA 主控模塊上電后的配置邏輯自動加載。當(dāng)需要對終端頻率綜合器的控制參數(shù)進行改變時，只需在上位機重新編輯并寫入FPGA 主控模塊即可。

DDS 模塊的主要功能是根據(jù)FPGA 主控模塊的參數(shù)配置，快速穩(wěn)定地產(chǎn)生所需要的跳頻頻率信號。

2 配置功能實現(xiàn)

2.1 DDS 模塊的配置方式

2.1.1 串行和并行配置方式

DDS 模塊的核心芯片是AD9915。對該芯片的讀寫控制，主要通過更改相關(guān)寄存器的數(shù)值來完成。相關(guān)寄存器在不同的數(shù)值下可以完成不同的功能并輸出相應(yīng)的頻率信號，從而保證DDS 模塊的正常輸出[9]。對相關(guān)的寄存器進行讀寫操作時可以通過串行模式或者并行模式來進行數(shù)據(jù)通信。

DDS 模塊可以通過其內(nèi)部的32 針端口使用串行或者并行模式配置寄存器數(shù)值，從而實現(xiàn)對信號幅度、信號相位以及信號頻率的調(diào)制輸出。32 針端口的引腳數(shù)值組成了專門的32 bit 長度字節(jié)，表示為［0：31］。該32 針端口的串行工作模式或并行工作模式由相應(yīng)的功能針腳實現(xiàn)。4個功能針腳F［0：3］組成了專門的4 bit 長度字節(jié)。FPGA 主控模塊的頻率控制字FTW（frequency tuning word）以及其他控制數(shù)據(jù)，通過32 針端口和4 針功能端口傳輸至DDS模塊的內(nèi)部寄存器，從而相互配合輸出相應(yīng)的載波頻率信號。

當(dāng)4 位功能針腳的對應(yīng)數(shù)值皆為0時，DDS 模塊被配置為并行工作模式。此時，32 針端口在并行模式下進行工作，可以對DDS 模塊中的所有寄存器進行配置訪問。32 bit 長度的字節(jié)數(shù)據(jù)分別由3 bit的控制數(shù)據(jù)（位［0：2］）、8 bit 的地址數(shù)據(jù)（位［8：15］）和16 bit 的數(shù)值數(shù)據(jù)（位［16：31］）組成（剩余其他字節(jié)留作他用）。其中，控制數(shù)據(jù)用于規(guī)定總線的位寬，并確認(rèn)每次的數(shù)據(jù)流是讀還是寫。地址數(shù)據(jù)用于確認(rèn)讀寫操作的目標(biāo)寄存器，數(shù)值數(shù)據(jù)則是目標(biāo)寄存器要寫入或者讀出的具體數(shù)值?？刂茢?shù)據(jù)可以將總線的位寬配置為8 bit 或者16 bit?？偩€8 bit 位寬時對應(yīng)針腳為［16：23］，對應(yīng)的寫入速度可以達到100 Mbit/s?？偩€16 bit 位寬時對應(yīng)針腳為［16：31］，對應(yīng)的寫入速度可以達到200 Mbit/s。

當(dāng)4 位功能針腳的最低位對應(yīng)數(shù)值為1時，DDS 模塊被配置為串行工作模式。此時32 針端口在串行模式下進行工作，并對相關(guān)寄存器進行配置訪問。此時32 針端口只需要使用其中的［0：4］共5針，分別完成串行數(shù)據(jù)的輸入（SDI）、串行數(shù)據(jù)的輸出（SDO）、串行數(shù)據(jù)時鐘（SCLK）、輸入輸出同步（IOSYNC）和片選（CS）功能。在串行工作模式下對應(yīng)的數(shù)據(jù)讀寫速率可達80 Mbit/s。

2.1.2 主要寄存器的配置方式

在DDS 模塊中，32 針端口在串行工作模式下工作時涉及到第1（地址0x00）至28（地址0x1B）個寄存器，如圖2所示。32 針端口在并行工作模式下，涉及到了112個并行寄存器，主要包括控制功能寄存器和Profile 寄存器等。

1）控制功能寄存器 在DDS 模塊中共有3個控制功能寄存器，分別為CFR1，CFR2，CFR3。在此以CFR1 具體配置為例，對配置過程中的主要針腳進行說明。

CFR1 控制功能寄存器共32 bit，對應(yīng)為［0：31］。［0］位用于確認(rèn)串行模式下的輸入輸出端口為高位優(yōu)先（MSB）或低位優(yōu)先（LSB）；［1］位用于確認(rèn)串行通信數(shù)據(jù)的工作模式為3 線通信（專有數(shù)據(jù)輸入針腳SDI 和輸出針腳SDO）或2 線通信（SDIO 針腳兼顧讀寫）；［3］位用于配置外部掉電情況，在此置1；［5］位用于確認(rèn)是否使用外部參考時鐘，在此置0；［6］位用于確認(rèn)DAC 的掉電功能，在此置0；［7］位用于確認(rèn)內(nèi)部數(shù)字電路時鐘是否有效，在此置0；［8］位確認(rèn)OSK 的使能情況，在此置1；［9］位確認(rèn)外部OSK 的使能情況，在此置0；［11］位確認(rèn)DDS的相位累加器處于正常工作模式，在此置0；［12］位確認(rèn)數(shù)字斜坡發(fā)生器處于正常工作模式，在此置0；［14］位確認(rèn)DDS 累加器處于正常工作模式，在此置0；［17］ 位控制32 針端口輸入數(shù)據(jù)的更新情況，在此置0。

2）Profile寄存器DDS模塊中使用了16個Profile 寄存器，對應(yīng)地址從0x0B 至0x1A。其中，8個Profile寄存器（0x0B，0x0D，0x0F，0x11，0x13，0x15，0x17，0x19）用于存儲8個單音頻率，每個寄存器可以直接寫入32 位［31：0］的頻率控制字。另外8個Profile 寄存器（0x0C，0x0E，0x10，0x12，0x14，0x16，0x18，0x1A）包含與Profile 引腳設(shè)置相關(guān)的相位偏移和幅度參數(shù)，每個寄存器為32 位寬，前16 位用于控制相位，中間12 位用于控制幅度，最后4 位為空。必須注意的是，為了使能Profile 模式，CFR2 寄存器中的Profile 模式使能位（0x01［23］）設(shè)置為1。

2.2 FPGA 模塊的配置

通過串行方式實現(xiàn)向DDS 模塊寫入數(shù)據(jù)的功能，分為2個主要內(nèi)容：先寫入起始地址等控制字，再寫入數(shù)據(jù)。其流程如圖3所示。

圖3 在FPGA 中對寫數(shù)據(jù)至AD9915 的流程Fig.3 Flow chart of writing data form FPGA to AD9915

串行數(shù)據(jù)配置過程主要包括2個階段。①命令數(shù)據(jù)配置，將相應(yīng)的命令寫入DDS 模塊寄存器中。命令數(shù)據(jù)包括了目標(biāo)寄存器的地址以及相應(yīng)的讀或?qū)懖僮鳌＂趯ｉT的寫入過程，將數(shù)據(jù)值從串行端口的控制器寫入串行端口的緩沖器中。寫入過程的字節(jié)長度由目標(biāo)寄存器決定。以控制功能寄存器2為例，對其地址0x01 進行訪問時，寫入過程中的傳輸字節(jié)數(shù)量為4。數(shù)據(jù)在對應(yīng)時鐘周期的上跳沿進行寫入寄存器。

完成2個階段的數(shù)據(jù)配置后，DDS 模塊的串行控制器將寫入命令字節(jié)開始下一個配置周期。在一個配置周期結(jié)束后，遺留在緩沖器中的配置數(shù)據(jù)無法有效，需要通過IO_update 針腳進行更新，從而將緩沖器中的配置數(shù)據(jù)發(fā)送到目標(biāo)寄存器。IO_update針腳的更新通常在一個配置周期完成后進行一次。

串行工作模式下從DDS 模塊讀取數(shù)據(jù)的過程與上文的寫入過程操作類似。同樣為先送入包含起始地址的控制字，再對每個寄存器進行讀取。只是在讀取過程中與寫入過程稍有不同。寫入的目的地是緩沖器，而讀取的位置是目標(biāo)寄存器，且讀取的數(shù)據(jù)在對應(yīng)時鐘的下跳沿完成輸出。

3 系統(tǒng)功能測試

系統(tǒng)功能測試的連接方案如圖4所示。對抗干擾數(shù)據(jù)鏈終端頻率綜合器系統(tǒng)的頻點信號輸出和頻點信號切換進行功能測試，各功能模塊連接及測試結(jié)果如圖5所示。

圖4 系統(tǒng)測試連接方案Fig.4 Connection diagram of system function experiment

圖5 各功能模塊連接及測試結(jié)果照片F(xiàn)ig.5 Picture of function modules connection and test results

3.1 固定頻點信號輸出測試

以fout=56 MHz為例。設(shè)置系統(tǒng)時鐘為300 MHz，可以得到FTW為48′h300000000000。通過QuartusⅡ仿真程序在FPGA 主控模塊運行控制DDS 模塊的相關(guān)寄存器。復(fù)位脈沖使能后，在更新信號的上跳沿對4個功能目標(biāo)寄存器分別進行配置。Addr［0x20］寫入數(shù)值0x40，Addr［0x1D］寫入數(shù)值0x04，Addr［0x1E］寫入數(shù)值0x45，Addr［0x1F］寫入數(shù)值0x00。下一個更新信號的上跳沿對6個目標(biāo)寄存器進行配置。Addr［0x04］寫入數(shù)值0x30，Addr［0x05］寫入數(shù)值0x00，Addr［0x06］寫入數(shù)值0x00，Addr［0x07］寫入數(shù)值0x00，Addr［0x08］寫入數(shù)值0x00，Addr［0x09］寫入數(shù)值0x00。根據(jù)6個頻率控制寄存器的數(shù)值高位和低位順序可見，F(xiàn)PGA 主控模塊正常配置了相應(yīng)的頻率控制字。

3.2 頻點信號切換測試

通過Quartus Ⅱ仿真程序在FPGA 主控模塊運行控制DDS 模塊的相關(guān)寄存器。在頻點轉(zhuǎn)換使能信號的下跳沿驅(qū)動下，第2次更新信號的上跳沿之后，DDS 模塊順利進入配置過程，對待改變數(shù)值的6個頻率控制寄存器進行數(shù)值寫入。Addr［0x04］寫入數(shù)值0x49，Addr［0x05］寫入數(shù)值0xB2，Addr［0x06］寫入數(shù)值0x2D，Addr［0x07］寫入數(shù)值0x0E，Addr［0x08］寫入數(shù)值0x56，Addr［0x09］寫入了數(shù)值0x04。根據(jù)6個頻率控制寄存器的數(shù)值高位和低位順序可見，F(xiàn)PGA 主控模塊在輸出原有頻點后正常切換更新到了新配置了的頻率控制字。

4 結(jié)語

針對跳頻通信體制下的抗干擾數(shù)據(jù)鏈終端，設(shè)計了基于AD9915 的頻率綜合器系統(tǒng)。該系統(tǒng)采用FPGA 模塊與DDS 模塊相結(jié)合的方式，由FPGA 模塊負(fù)責(zé)根據(jù)實際應(yīng)用環(huán)境配置頻率點信號參數(shù)，由DDS模塊完成實現(xiàn)頻點信號的快速穩(wěn)定輸出。FPGA 模塊的現(xiàn)場可編程特性可以較好地完成實際跳頻頻點參數(shù)的實時修改設(shè)置；DDS 模塊的高性能穩(wěn)定輸出可以保證配置參數(shù)快速轉(zhuǎn)換為實際的跳頻載波信號進行輸出。該抗干擾數(shù)據(jù)鏈終端頻率綜合器具有較低的成本、較低的功耗、穩(wěn)定的性能和小巧的體積，經(jīng)實際測試應(yīng)用，整體運行可靠穩(wěn)定，具有較好的應(yīng)用前景。