葛麗麗，任瓊英，趙華，李濤，李昊

（北京衛(wèi)星環(huán)境工程研究所，北京100094）

0 引言

隨著磁場探測技術(shù)的發(fā)展，微弱磁場測量成為研究物質(zhì)特性、探索未知世界的有效手段之一，廣泛應(yīng)用于水下通信、空間磁場探測、水中磁性目標(biāo)探測、水下警戒與安全防護(hù)、地質(zhì)勘探等軍事和民用領(lǐng)域，并取得了豐碩成果[1-3]。目前，隨著各種新技術(shù)、新材料的發(fā)展和應(yīng)用，微弱磁場測量技術(shù)不斷發(fā)展進(jìn)步，磁強(qiáng)計種類日益豐富，磁場測量精度也不斷提高，常用的磁通門磁強(qiáng)計、磁阻磁強(qiáng)計的測量精度已可達(dá)到10-11T量級。而這類磁強(qiáng)計的數(shù)據(jù)存儲和信號處理需要依靠模/數(shù)轉(zhuǎn)換器（ADC）來完成，要實現(xiàn)高精度的微弱磁場信號測量則須選用高分辨率的ADC[4-6]。

ADC的作用是將在時域和幅值上都連續(xù)變化的模擬信號轉(zhuǎn)換為時域上離散、幅值上量化的等效數(shù)字信號[7]。當(dāng)分辨率很高（16 bit 以上）時，由于前端需要設(shè)置抗混疊濾波器、采樣/保持電路，增加了采集系統(tǒng)的復(fù)雜度，使得傳統(tǒng)的奈奎斯特速率ADC的測量精度受限；而Σ-Δ 模/數(shù)轉(zhuǎn)換采用過采樣技術(shù)，對輸入的模擬信號以高于奈奎斯特頻率若干倍的頻率進(jìn)行采樣，隨后進(jìn)行低比特量化，再將這種高采樣率、低分辨率的數(shù)字信號經(jīng)數(shù)字抽取濾波器進(jìn)行抽取濾波，最終獲得以奈奎斯特采樣頻率輸出的高分辨率數(shù)字信號。因此，可以在數(shù)字域中適當(dāng)?shù)剡\(yùn)用信號處理技術(shù)，以降低對模擬器件匹配精度的要求，從而使Σ-Δ型ADC廣泛應(yīng)用于音頻、先進(jìn)傳感器、無線通信等傳統(tǒng)領(lǐng)域以及生物醫(yī)療和能量采集系統(tǒng)等新型領(lǐng)域[8-10]。

為提高微弱磁場信號的測量精度，要求所選用的ADC位數(shù)多、采樣精度高，以降低數(shù)字采樣系統(tǒng)對微弱磁場信號的干擾。例如：在量程為±65 000nT時，若要求分辨率達(dá)到0.1 nT，經(jīng)過計算，所選用的ADC的位數(shù)要達(dá)到21 bit。綜上，Σ-Δ 型ADC更適用于高精度微弱磁場信號采集。

本文設(shè)計的基于Σ-Δ 型ADC的高精度微弱磁場信號采集系統(tǒng)，以FPGA 為系統(tǒng)控制器來實現(xiàn)6路高精度微弱磁場信號的采集。主要研究內(nèi)容包括：系統(tǒng)硬件電路設(shè)計；FPGA 對ADC工作流程的控制；ADC輸出數(shù)據(jù)的接收和發(fā)送等。

1 系統(tǒng)設(shè)計

1.1 關(guān)鍵器件選用

系統(tǒng)的核心控制器選用的是Actel 公司的軍用ProASIC3/EL 系列，其功耗較低，是基于可重復(fù)編程的Flash 技術(shù)的FPGA（A3P1000FG144），系統(tǒng)門級為100萬，F(xiàn)lash ROM 存儲量為1kbit，RAM存儲量為144kbit，支持高達(dá)350MHz 的內(nèi)部時鐘頻率[11]。

為實現(xiàn)高精度微弱磁場信號的采樣，系統(tǒng)選用24位Σ-Δ 型ADC（AD7710）為其6路模/數(shù)轉(zhuǎn)換芯片。該芯片集成度高，具有片上微控制器、時鐘振蕩器、數(shù)字濾波器和雙向串行通信接口；包含2個增益可編程的差分模擬輸入通道，可直接接收來自傳感器的模擬量輸入；數(shù)據(jù)的輸出可以滿足多種符合工業(yè)標(biāo)準(zhǔn)的微處理器的串口通信要求，靈活性高；可通過寫入控制字方式實現(xiàn)對內(nèi)部數(shù)字濾波器截止頻率、增益以及失調(diào)量的校準(zhǔn)等的軟件控制[12]。

1.2 系統(tǒng)硬件電路設(shè)計

系統(tǒng)的硬件電路設(shè)計框圖如圖1所示：輸入端為6路微弱差分磁場信號，輸出端為全雙工異步RS422總線接口以及系統(tǒng)的溫度和電源狀態(tài)遙測輸出信號。6路微弱差分磁場信號由FPGA 控制6個ADC進(jìn)行轉(zhuǎn)換。FPGA 不僅控制ADC的工作模式，還負(fù)責(zé)接收和處理ADC 所輸出的等效磁場數(shù)字信號。此外，由于FPGA 和ADC 之間邏輯電平不協(xié)調(diào)，還需要由電平轉(zhuǎn)換芯片進(jìn)行協(xié)調(diào)，電平轉(zhuǎn)換芯片的使能和方向控制也均由FPGA 完成。采樣數(shù)據(jù)由RS422驅(qū)動器發(fā)送。FPGA 的40MHz 晶振供電電壓為3.3V，ADC的供電電壓為5V，時鐘頻率為10MHz。

圖1 系統(tǒng)硬件電路設(shè)計框圖Fig.1Block diagram of system hardwarecircuit design

為了提高信號采集的準(zhǔn)確度，本設(shè)計除了采用高采樣位數(shù)、高分辨率的ADC外，還采用6路ADC同步采樣模式來減小采樣誤差，因此在布局布線時，需保證FPGA 到6路ADC的控制信號及主時鐘信號均采用等長線。

1.3 FPGA 主要功能設(shè)計

FPGA 采用自上而下以及模塊化的設(shè)計原則，頂層文件和下層各模塊均采用Verilog 語言設(shè)計輸入。根據(jù)系統(tǒng)的實際需求，將FPGA 的主要功能模塊劃分為復(fù)位信號產(chǎn)生模塊，時鐘信號發(fā)生模塊，ADC控制、接收、緩存處理模塊以及串口通信模塊，如圖2所示。其中，復(fù)位信號產(chǎn)生模塊利用電路復(fù)位按鍵和上電期間產(chǎn)生的低電平為FPGA、6個ADC以及RS422型線驅(qū)動器等芯片提供復(fù)位脈沖；時鐘信號發(fā)生模塊利用外部晶振提供的時鐘源進(jìn)行分頻，為各功能模塊提供合適的時鐘信號，包括6個ADC 所需的讀/寫操作的時鐘信號以及RS422串口通信時鐘信號；ADC 控制、接收、緩存處理模塊負(fù)責(zé)配置6個ADC的寄存器，控制其進(jìn)行采樣工作，并同步讀取各ADC 輸出寄存器的采樣數(shù)據(jù)，完成串/并轉(zhuǎn)換并緩存；串口通信模塊用于將緩存的數(shù)據(jù)按照RS422總線接口格式要求輸出。

圖2 FPGA 主要功能模塊Fig.2Main functional modulesof FPGA

1.3.1ADC 工作流程的控制

ADC的配置是通過寫控制寄存器來完成，寫入控制寄存器的24 bit 將決定ADC的下一步操作。6個ADC同步采樣方式的操作流程為：芯片上電復(fù)位后，進(jìn)行芯片系統(tǒng)自校準(zhǔn)操作，完成后進(jìn)行6個ADC的系統(tǒng)同步操作，最后寫控制寄存器確定ADC的輸出數(shù)據(jù)速率為30Hz，時鐘源為外部時鐘，極性模式為雙極性，選擇增益為1，選擇模擬通道1，字符長度為24 bit 等信息，控制6個ADC芯片進(jìn)入采樣模式，同時讀取輸出寄存器串行輸出的磁場采樣數(shù)據(jù)。

1）ADC的讀控制

FPGA 同步讀出6個ADC的輸出寄存器，讀取方式為1次“讀”操作讀取輸出寄存器全部24 bit數(shù)據(jù)。圖3為ADC的1次輸出數(shù)據(jù)“讀”操作時序圖：在數(shù)據(jù)傳輸中，“讀”有效信號RFS必須保持低電平；當(dāng)輸出信號DRDY 變成低電平時，RFS也變成低電平；在“讀”操作和“寫”操作之間，SCLK 必須是低電平；當(dāng)RFS變成低電平時，將串口與MSB（最高位）連接起來，所有的數(shù)據(jù)將從高到低傳送，在最后1位數(shù)據(jù)輸出后，時鐘輸出最后1個高電平脈沖，當(dāng)轉(zhuǎn)為低電平時，將使DRDY變成高電平，其上升沿將關(guān)閉串口。

圖3 外部時鐘模式輸出數(shù)據(jù)“讀”操作時序Fig.3The Read operation sequence of output data in external clock mode

2）ADC的寫控制

同樣的，F(xiàn)PGA 在寫6個ADC的控制寄存器時也采用1次“寫”操作的方式。在對控制寄存器進(jìn)行“寫”操作過程中，不會對DRDY有任何影響，DRDY也不會影響“寫”操作?！皩憽辈僮鲿r輸入的數(shù)據(jù)必須是24bit 的。圖4為控制寄存器“寫”操作時序圖：在“寫”操作過程中，A0必須一直保持有效，并決定是對控制寄存器還是對校準(zhǔn)寄存器進(jìn)行“寫”操作；“寫”有效信號TFS應(yīng)為低電平；在外部時鐘SCLK 為高電平時，ADC輸入的數(shù)據(jù)必須有效；數(shù)據(jù)從高位到低位傳輸。

1.3.2ADC 的數(shù)據(jù)接收和發(fā)送

FPGA 對6個ADC輸出寄存器的采樣數(shù)據(jù)分別進(jìn)行緩存，數(shù)據(jù)存儲之前須首先完成一系列轉(zhuǎn)換工作。ADC 輸出寄存器由高位到低位串行輸出采樣數(shù)據(jù)，因此在串/并轉(zhuǎn)換的同時還要完成高/低位轉(zhuǎn)換，最終將6個ADC的采樣數(shù)據(jù)轉(zhuǎn)換為24bit并行數(shù)據(jù)并分別緩存。

緩存的數(shù)據(jù)經(jīng)由RS422串口驅(qū)動器進(jìn)行發(fā)送。每個采樣周期轉(zhuǎn)換完成的6個ADC采樣數(shù)據(jù)按照ADC1、ADC2、ADC3、ADC4、ADC5到ADC6的順序依次發(fā)送，采樣數(shù)據(jù)前面加上16 bit 固定標(biāo)識和8bit 循環(huán)累加計數(shù)，共同組成1個數(shù)據(jù)包，共計256 bit。對于每個數(shù)據(jù)包，串口通信按照RS422總線接口格式要求順序發(fā)送，串口通信速率為115.2kbit/s，奇偶校驗位采用奇校驗。

2 系統(tǒng)性能測試分析

高精度微弱磁場信號采集系統(tǒng)設(shè)計完成后，進(jìn)行了采樣測試，選擇采樣頻率為30Hz，極性模式為雙極性，增益為1。測試過程將A/D轉(zhuǎn)換的模擬信號差分輸入端短接后與ADC的參考地接通。上電采樣一段時間后，進(jìn)行采樣測試，利用串口RS422將采樣數(shù)據(jù)傳輸?shù)诫娔X端，并進(jìn)行相應(yīng)數(shù)據(jù)轉(zhuǎn)換，如圖5所示。結(jié)果顯示，該系統(tǒng)的有效位數(shù)基本能夠接近理論值（21 bit）。

圖6 信號采集系統(tǒng)采樣測試結(jié)果Fig.6System sampling test results

3 結(jié)束語

本文設(shè)計的基于Σ-Δ型ADC的高精度微弱磁場信號采集系統(tǒng)，采用FPGA 作為系統(tǒng)的核心控制器，對6路AD7710進(jìn)行控制，實現(xiàn)微弱磁場信號采集。系統(tǒng)設(shè)計實現(xiàn)后進(jìn)行性能測試表明其能滿足微弱磁場測量的高精度要求。同時，本信號采集系統(tǒng)選用軍品器件，采用輕小型設(shè)計，模擬輸入接口適應(yīng)性強(qiáng)，可以做到通用化。