吳伙土

（廈門市合佳興電子有限公司，福建 廈門 361015）

0 引言

隨著無線通信的飛速發(fā)展，對非法使用無線電進行頻譜有效監(jiān)測勢在必行。傳統(tǒng)的寬頻帶頻譜監(jiān)測方案主要有兩種方式實現(xiàn)：一種是多片高速ADC設(shè)置不同接收頻點組成寬頻帶監(jiān)測方案，另外一種是超高速ADC實現(xiàn)快速掃頻進行頻譜監(jiān)測方案。

多片高速ADC組成寬頻帶監(jiān)測方案在寬帶頻譜監(jiān)測的場景下，必須嚴格每片ADC的輸入?yún)⒖紩r鐘同相位、等幅度、等傾斜率；還要確保各片ADC的前端射頻鏈路完全一致性以及ADC的輸出數(shù)字信號到FPGA接口要完全等長。即使在各片ADC的參考輸入時鐘和ADC前后端鏈路完全一樣情況下，各片ADC芯片內(nèi)部的鎖相環(huán)也會產(chǎn)生隨機抖動。因此，監(jiān)測回來的頻譜信號就會含有雜散和諧波等，無法觀測到實際的真實頻譜信號。而且該方案系統(tǒng)硬件設(shè)計指標要求非常高，體積也會明顯大得多。

另外一種快速掃頻監(jiān)測方案，需要用到超高速的ADC芯片，來進行快速切換頻點來回掃描監(jiān)測。當被監(jiān)測的信號跳變速度超過這種高速ADC的切換速度，就監(jiān)測不到信號。因此該方案監(jiān)測頻譜信號受限，再者這種高端ADC都是禁運。

基于上述兩種方案的缺陷，本文采用ADI的最新業(yè)界帶寬最寬、最高性能的集成式收發(fā)器ADRV9009芯片來實現(xiàn)寬頻帶頻譜監(jiān)測。ADRV9009內(nèi)部集成兩路16bit的ADC，具有兩個獨立接收通道，每個接收通道具有寬動態(tài)范圍的獨立寬帶200MHz；兩路14bit的DAC，發(fā)射最大帶寬是450MHz；兩路觀測通道ORX，ADC位數(shù)16bit，接收最大帶寬450MHz。ADRV9009可調(diào)諧輸入輸出范圍75MHz-6000MHz，并且快速調(diào)頻時間在100ms內(nèi)完成一次跳頻。數(shù)據(jù)接口采用業(yè)界主流的高速串行JESD204B數(shù)據(jù)傳輸接口與FPGA對接。本文主要討論基于ADRV9009頻譜監(jiān)測接收機硬件設(shè)計系統(tǒng)實現(xiàn)、數(shù)據(jù)高速通信接口JESD204B的介紹、以及最后系統(tǒng)整體性能測試驗證。

1 系統(tǒng)總體架構(gòu)設(shè)計

由上述討論分析，該寬帶頻譜監(jiān)測接收機方案采用ADI的最寬捷變收發(fā)器ADRV9009作為主要前端無線電監(jiān)測監(jiān)測接收通道。數(shù)字信號的核心處理芯片采用Xilinx的FPGA 7Z100-2FFG900I該FPGA型 號 屬 于Xilinx Zynq SOC系列；內(nèi)嵌雙A9的ARM處理器，方便直接對外圍設(shè)備進行配置和用戶接口控制。FPGA內(nèi)部GTX Transceivers接口具有12.5Gb/s最大數(shù)據(jù)數(shù)率，滿足ADRV9009的數(shù)據(jù)接口JESD204B最大速率。系統(tǒng)總體框圖如圖1。

圖1 頻譜監(jiān)測接收機系統(tǒng)實現(xiàn)框圖

圖1中，F(xiàn)PGA是整個系統(tǒng)的核心數(shù)字信號處理和控制芯片。FPGA對ADRV9009進行配置，使其工作在所需的頻點和最大帶寬模式，或者設(shè)定ADRV9009跳頻狀態(tài)，使接收機工作在全頻段掃頻模式。ADRV9009采集回來的數(shù)據(jù)，通過JESD204B高速接口傳輸給FPGA；FPGA對所采集回來的數(shù)字信號進行頻譜功率檢測和包絡(luò)分析等?；蛘卟蛔鋈魏畏治?，把采集的原始信號記錄在系統(tǒng)自帶的EMMC存儲芯片，或SATA外掛硬盤；也可以通過系統(tǒng)的千兆網(wǎng)口傳輸?shù)缴衔粰C做進一步數(shù)據(jù)分析等。FPGA PL端的DDR3作為系統(tǒng)的數(shù)字信號處理緩存，F(xiàn)PGA的PS端的DDR作為ARM9的運行內(nèi)存。

整個系統(tǒng)各部分電路所需時鐘由AD9528時鐘芯片產(chǎn)生提供。該時鐘芯片是一款集成內(nèi)部雙級PLL、JESD204B SYSREF發(fā)生器，專門配套高速ADC、DAC帶有JESD204B接口協(xié)議使用的時鐘芯片，并且可用于多器件同步。FPGA的PS端對時鐘芯片AD9528進行初始化配置，AD9528輸出提供給ADRV9009和FPGA運行所需對應(yīng)的Device clock和SYSREF時鐘頻率。ADRV9009的供電和FPGA的GTX bank供電、時鐘芯片等這個三個子模塊的供電，必須全部用高穩(wěn)的LDO供電；避免電源引入的諧波干擾，產(chǎn)生雜散信號，影響ADC的采樣精度，以及減少高速GTX的數(shù)據(jù)接口誤碼率。

2 數(shù)據(jù)高速傳輸通道JESD204B接口

JEDEC Standard No.204B（JESD204B）是一個高速ADC和DAC數(shù)字轉(zhuǎn)換器與FPGA或ASIC邏輯器件的標準串行接口。具有比CMOS和LVDS接口在速度、尺寸、功耗、成本上更有優(yōu)勢。JEDS204B具有占用芯片引腳數(shù)量少，可以使芯片芯片封裝尺寸做得更小，在同樣功率一定時提供更大的吞吐量。并且數(shù)據(jù)接口數(shù)量少，在PCB設(shè)計布線走線數(shù)量也變得更少，電路板layout走線占用空間大大減少，PCB設(shè)計就更容易設(shè)計，系統(tǒng)的整體硬件成本會變得更低。當然對高速差對的走線要注意路徑完整性、差分阻抗要控制好的在100Ω。

JESD204B接口協(xié)議規(guī)范定義了三個子類：子類0（Subclass 0），子類1（Subclass 1），子類2（Subclass 2）。

子類0（Subclass 0）：不支持確定性延遲；建鏈所需的信號有Device clock（設(shè)備時鐘）、Lanes（204B的通道數(shù)量）、SYNC～（同步時鐘）。

子類1（Subclass 1）：使用SYSREF（系統(tǒng)參考時鐘）的確定性延遲； 建鏈所需的信號有Device clock（設(shè)備時鐘）、Lanes（204B的通道數(shù)量）、SYNC～（同步時鐘）、SYSREF（系統(tǒng)參考時鐘）。

子類2（Subclass 2）：使用SYNC～（同步時鐘）的確定性延遲。建鏈所需的信號有Device clock（設(shè)備時鐘）、Lanes（204B的通道數(shù)量）、SYNC～（同步時鐘）。

子類1（Subclass 1）主要用在針對工作在500MPS及其以上的轉(zhuǎn)換器，子類2（Subclass 2）主要是用在500MPS以下的轉(zhuǎn)換器。JESD204B支持的通道數(shù)據(jù)數(shù)率最大到12.5Gb/s，并把設(shè)備分為三個速度等級，所有等級的源阻抗和負載阻抗都是100Ω±10%。

速度等級一：與JESD204和JESD204A標準的通道速率一樣，最高速率都是3.125Gb/s。

速度等級二：最高速率為6.375Gb/s，并且信號的最低差分電平從速度等級一的Vpp500mV降為400mV峰峰值。

速度等級三：最高速率為12.5Gb/s，該等級把信號最低差分電平峰峰值進一步降為Vpp360mV。

隨著204B通道數(shù)據(jù)數(shù)率上升，通過降低芯片接口驅(qū)動器的壓擺率，最低差分電平峰峰值也隨之降低，從而使物理實現(xiàn)更容易；信號的峰峰值越低，器件的接口功耗也會隨之減少。

本設(shè)計方案采用JESD204B子 類1（Subclass1），作為ADRV9009與FPGA之間的數(shù)據(jù)接口協(xié)議。ADRV9009與FPGA之間的JESD204B接口的數(shù)據(jù)鏈路如圖2所示。

圖2 系統(tǒng)JESD204B鏈路框圖

JESD204B接口的單個通道數(shù)率計算公式：Lane rate=（M×N'×[10?8]×Fs）/L；其 中M是ADC/DAC的數(shù)量，N'是ADC/DAC的位數(shù)，F(xiàn)s是采用時鐘，10/8是8b/10b編碼的鏈路開銷，L是通道數(shù)。本設(shè)計系統(tǒng)是雙路ADC，位數(shù)16bit，采樣率245.76MHz，使用2個通道傳輸，用到IQ采樣傳輸。因此帶入上面公式計算得單個Lane通道速率Lane rate為9830.4MHz，因為XC7Z100系列FPGA的GTX接口最大速率是12.5GHz，滿足ADRV9009芯片JESD204B接口與FPGA的GTX接口之間的傳輸數(shù)字速率9.8304GHz。

3 系統(tǒng)平臺驗證

在Vivado2018.1開發(fā)環(huán)境下搭建ADRV9009的收發(fā)環(huán)回環(huán)測試工程：ADRV9009的接收端RX1采集回來的數(shù)據(jù)信號在FPGA內(nèi)部的JESD204B的IPcore數(shù)字接口輸出直接連到JESD204B的IPcore的數(shù)字接口輸入端。因此接收采集回來的數(shù)據(jù)就直接回環(huán)到ADRV9009的發(fā)端數(shù)據(jù)接口TX1。另外，也可以通過PC端的串口工具對PS端的串口發(fā)送ADRV9009接收通道切換命令，命令切換ADRV9009到觀測通道ORX1。FPGA工程內(nèi)部把ADRV9009的ORX1通道采集接收回來的數(shù)據(jù)直接回環(huán)到發(fā)端數(shù)據(jù)接口TX1。整個系統(tǒng)FPGA工程采用Verilog語言編寫，PS端在SDK環(huán)境下采用C語言編寫；FPGA工程頂層設(shè)計模塊如下：

圖3 FPGA工程頂層模塊圖

FPGA工程模塊包含4大模塊：系統(tǒng)時鐘、系統(tǒng)復(fù)位、AXI內(nèi)部鏈接、Bram模塊、PS控制端模塊。

搭建測試平臺儀器，信號源用Aglient N5182A，頻譜儀用Aglient N9020A。設(shè)置信號源發(fā)射CW信號，幅度-20dBm，接到RX1。頻譜儀接到TX1，這樣就可以直接觀測驗證ADRV9009的接收RX1和發(fā)射TX1信號是否正常。驗證結(jié)果跟FPGA工程設(shè)計一致后；通過PC端發(fā)送接收通道切換命令到板卡上，信號源連接到ORX1，繼續(xù)驗證ORX1通道接收帶寬和平坦度。所有環(huán)路功能驗證通過后，就可以把FPGA工程中的接收端口RX數(shù)據(jù)接口獨立出來，再進一步做信號信號處理，并做FFT變換就可以對才采集的信號進行頻譜有效監(jiān)測。

為了驗證ADRV9009器件的全帶寬性能，收發(fā)頻點范圍75MHz-6GHz。進行抽樣設(shè)置幾個頻點進行測試，對ADRV9009的本震中心頻點分別配置在：230MHz、1GHz、2GHz、3GHz、4GHz、5GHz、5.8GHz；這幾個抽樣頻點，進行全頻段內(nèi)的抽樣帶寬測試和平坦度測試。其中本震在5.8GHz信號源輸入接收機的接收端，進行掃頻。接收機的發(fā)送端輸出測試結(jié)果見圖4，可以看到該接收機可以到達器件的最大頻率6GHz，帶寬450MHz，整體平坦度3dbm左右。

圖4 系統(tǒng)最大頻點和最大帶寬測試

4 結(jié)束語

本文介紹了基于ADRV9009的頻譜監(jiān)測接收機設(shè)計與實現(xiàn)，以及對最新高速數(shù)據(jù)接口JESD204B進行比較清晰簡明扼要闡述。該方案實現(xiàn)的頻譜監(jiān)測接收機，具有電路結(jié)構(gòu)簡單，體積小，采集帶寬大，本震頻點切換時間短等優(yōu)勢?？勺龀杀銛y式監(jiān)測儀，方便戶外隨時隨地監(jiān)測頻譜信號。本文對無線電頻譜監(jiān)測和數(shù)據(jù)采集系統(tǒng)設(shè)計工程實現(xiàn)和涉及到高速數(shù)據(jù)接口JESD204B標準設(shè)計具有良好的參考。