李雁

摘 要：介紹了基于XILINX FPGA的12G-SDI相關(guān)IP SMPTE UHD-SDI和UHD SDI Audio的使用，設(shè)計(jì)與IP對接的AXIS接口模塊，將各種業(yè)務(wù)變成統(tǒng)一的接口進(jìn)行傳送。對于連續(xù)的音頻信號，持續(xù)采集并插入到系統(tǒng)中。對于突發(fā)的低速串口信號，也采用持續(xù)采集的方式。對于常見的高速突發(fā)信號，則需要編碼組幀。

關(guān)鍵詞：FPGA;SDI;DataStream（DS）;I2S;UART

中圖分類號：TN948.1 文獻(xiàn)標(biāo)識碼：A 文章編號：1671-2064（2020）08-0046-03

0 引言

數(shù)字視頻SDI是一種使用最廣泛的視頻接口，設(shè)計(jì)并應(yīng)用于數(shù)字音視頻網(wǎng)絡(luò)，SDI視頻不具有傳統(tǒng)意義上的行消隱區(qū)間和場消隱區(qū)間，對應(yīng)的它含有自己的空白區(qū)域，即附屬數(shù)據(jù)區(qū)域。為了充分利用資源，設(shè)計(jì)者可以在空白區(qū)間添加一些輔助數(shù)據(jù)或者是其他任意需要的信息。SDI接口最大優(yōu)點(diǎn)就是提供了大量的附屬數(shù)據(jù)區(qū)，可以用來嵌入用戶所需要的信息數(shù)據(jù)，其中最常見的就是嵌入音頻數(shù)據(jù)。在高清時(shí)代，3G-SDI只能支持32路音頻數(shù)據(jù)，到了超高清時(shí)代，12G-SDI能支持128路音頻數(shù)據(jù)，容量達(dá)到了147M，從而可以支持更多的輔助數(shù)據(jù)業(yè)務(wù)[1]。

1 FPGA內(nèi)部實(shí)現(xiàn)架構(gòu)

FPGA采用XILINX公司的XCKU035-FBVA676-2，該芯片的GTH高速串行收發(fā)器能支持我們系統(tǒng)所需的11.88G速率，輔助數(shù)據(jù)使用音頻數(shù)據(jù)和串口數(shù)據(jù)來測試。

在發(fā)送端，12G-SDI信號進(jìn)入FPGA的GTH，GTH主要完成時(shí)鐘恢復(fù)，串并轉(zhuǎn)換，得到40bit位寬的并行數(shù)據(jù)輸出，使用XILINX的IPCORE SMPTE UHD-SDI完成12G-SDI信號解析，解析出8路DataStream（DS），DS中除了視頻數(shù)據(jù)外，還有一定空白區(qū)間給用戶添加一些輔助數(shù)據(jù)[2]，使用XILINX的IPCORE UHD SDI Audio可以將輔助數(shù)據(jù)通過AXIS接口插入到DS中，插入輔助數(shù)據(jù)的DS再接回SMPTE UHD-SDI的DS_IN，形成40bit的并行數(shù)據(jù)后通過GTH發(fā)送出12G-SDI，從而完成輔助數(shù)據(jù)的插入[3]。發(fā)送端內(nèi)部框圖入圖1所示。

在接收端，數(shù)據(jù)接收路徑與上述發(fā)送端相同，IPCORE SMPTE UHD-SDI解析出8路DS送入IPCORE UHD SDI Audio，該IPCORE將DS中的輔助數(shù)據(jù)解出后通過AXIS發(fā)送給后級，后級的I2S發(fā)送模塊和UART發(fā)送模塊分別將AXIS中對應(yīng)的時(shí)隙數(shù)據(jù)接收并按相應(yīng)接口時(shí)序發(fā)送。完成輔助數(shù)據(jù)的輸出。12G-SDI的原始數(shù)據(jù)在GTH中使用內(nèi)部環(huán)回發(fā)送出去。接收端內(nèi)部框圖如圖2所示。

2 FPGA內(nèi)部詳細(xì)設(shè)計(jì)

2.1 高速串行接口設(shè)計(jì)

使用VIVADO2018.3進(jìn)行邏輯開發(fā)，在IP Catalog里選擇UltraScale FPGA Transceivers Wizard，在向?qū)е羞x擇GTH-12G_SDI，向?qū)鶕?jù)12G-SDI的數(shù)據(jù)結(jié)構(gòu)對GTH內(nèi)部進(jìn)行配置。包括鏈路速率11.88G，參考時(shí)鐘148.5M，并行數(shù)據(jù)位寬40bit，編碼模式（無編碼）。在向?qū)У淖詈笠豁?，把loopback勾選，這樣用戶才能配置環(huán)回功能。GTH的環(huán)回有4種模式可選，分別是Near-end PCS Loopback，Near-end PMA Loopback，F(xiàn)ar-end PMA Loopback，F(xiàn)ar-end PCS Loopback，在此選擇Near-end PMA Loopback，需要注意的是，GTH發(fā)送的時(shí)鐘要和接收的恢復(fù)時(shí)鐘同源。

2.2 SMPTE UHD-SDI

在IP Catalog里選擇SMPTE UHD-SDI，將Maximum Line Rate設(shè)置為12G SDI 8DS，勾選Insert ST352 in C-Stream，因?yàn)?2G-SDI的C碼流中要求插入ST352。生成后的模塊提供給客戶的接口可以在XILINX的官方IP手冊《pg205-v-smpte-uhdsdi.pdf》中查到。本次設(shè)計(jì)的接口設(shè)置如表1所示。

2.3 UHD SDI Audio（Embed）

在IP Catalog里選擇SMPTE UHD-SDI， Audio Function選擇Embed時(shí)為輔助數(shù)據(jù)嵌入功能，UHD-SDI Standard設(shè)置為12G SDI 8DS，Maxmum Audio Channels設(shè)置為4，因?yàn)槲覀儽敬吻度?路音頻和2路UART。不勾選Enable AxiLite Interface，因?yàn)槲覀兪褂媒涌谥苯优渲媚Ｊ健Ｔ谏赡K實(shí)例化時(shí)，端口sdi_embed_anc_ctrl_in[31∶0]設(shè)置如表2所示。

2.4 UHD SDI Audio（Extract）

在IP Catalog里選擇SMPTE UHD-SDI， Audio Function選擇Extract時(shí)為輔助數(shù)據(jù)解嵌功能，UHD-SDI Standard設(shè)置為12G SDI 8DS，Maxmum Audio Channels設(shè)置為4，因?yàn)槲覀儽敬吻度?路音頻和2路UART。不勾選Enable AxiLite Interface，因?yàn)槲覀兪褂媒涌谥苯优渲媚Ｊ?。在生成模塊實(shí)例化時(shí)，端口sdi_extract_anc_ctrl_in [31∶0]設(shè)置對接前級相應(yīng)解析出來的控制信號。

2.5 AXIS接口合成

該模塊可以通過參數(shù)設(shè)定N個(gè)通道輸入，每個(gè)通道有1bit輸出使能信號和24bit輸入數(shù)據(jù)信號。這也就規(guī)定了前級無論是什么業(yè)務(wù)，都要變成這個(gè)接口。由于SDI音頻默認(rèn)采樣率是48KHz，音頻位寬24bit，所以每個(gè)通道數(shù)據(jù)吞吐量為1152000bps。本次設(shè)計(jì)中，模塊工作時(shí)鐘為18.432M，是采樣速率的384倍。設(shè)置一個(gè)分頻計(jì)數(shù)器，產(chǎn)生384分頻使能，在該使能的作用下，產(chǎn)生通道有效計(jì)數(shù)器，將輸出給AXIS的valid信號拉高，當(dāng)AXIS接口的ready信號有效時(shí)，通道計(jì)數(shù)器加1，當(dāng)通道計(jì)數(shù)器的值大于設(shè)定的N通道時(shí)，valid信號拉低。結(jié)束本次采樣的AXIS傳輸。當(dāng)通道計(jì)數(shù)器為某通道時(shí)，且AXIS的valid和ready都有效時(shí)，產(chǎn)生相應(yīng)通道的輸出使能，向前級模塊索取更新輸入數(shù)據(jù)。

2.6 AXIS接口分解

接口分解模塊從AXIS接口總提取指定時(shí)隙數(shù)據(jù)，存入內(nèi)部緩存，后級模塊從該緩存中提取數(shù)據(jù)。本次設(shè)計(jì)需要解析2路音頻和2路UART，所以會調(diào)用4次該模塊。為了防止后級的讀地址和本模塊的寫地址相同，造成讀取數(shù)據(jù)錯(cuò)誤，需要進(jìn)行讀寫操作控制。當(dāng)后級有讀信號時(shí)，說明后級已經(jīng)準(zhǔn)備好，此時(shí)才允許前級寫緩存。當(dāng)前級寫緩存寫到一半后，才響應(yīng)后級的讀信號，讀地址才能累加。從而確保不會因?yàn)楹蠹墰]準(zhǔn)備好就開始寫，頁確保了讀寫地址有了足夠的安全距離。考慮到系統(tǒng)設(shè)計(jì)的靈活性，讀緩存的深度也進(jìn)行了參數(shù)可調(diào)設(shè)計(jì)。

2.7 I2S收發(fā)

常見的音頻接口信號主要有I2S，PDM，TDM，本設(shè)計(jì)支持I2S接口，I2S接口包含左右兩聲道音頻。FPGA作為I2S的主機(jī)，向外部提供SCLK，BCLK，LRCLK。本設(shè)計(jì)的音頻采樣率為48K，所以LRCLK頻率為48K，每路音頻采樣位寬為24bit，所以BCLK頻率為2.304MHz。

在I2S接收方向，串行數(shù)據(jù)由前級音頻ADC芯片提供，F(xiàn)PGA內(nèi)設(shè)置兩個(gè)個(gè)24bit移位寄存器，分別對左右聲道的數(shù)據(jù)進(jìn)行移位寄存。當(dāng)接收完一次采樣的最后1bit數(shù)據(jù)后，將移位寄存器的值存入內(nèi)部緩存，為了保護(hù)同一個(gè)地址的數(shù)據(jù)不被同時(shí)寫入讀出，地址保護(hù)的方案與2.6AXIS接口分解模塊中的方法一致，在此不再累述。當(dāng)后級AXIS接口合成模塊每次來一個(gè)讀請求時(shí)，更新一個(gè)數(shù)據(jù)。從而完成模塊間的連接。

在I2S發(fā)送方向，在產(chǎn)生LRCLK左聲道有效前一個(gè)時(shí)鐘，產(chǎn)生左聲道讀使能，從后級AXIS接口分解模塊的緩存中讀取一個(gè)數(shù)據(jù)進(jìn)入左聲道移位寄存器，之后每個(gè)BCLK的下降沿將數(shù)據(jù)移位輸出。右聲道的處理方式與之類似，唯一不同的是右聲道的讀使能是在右聲道有效前一個(gè)時(shí)鐘產(chǎn)生。

2.8 串口收發(fā)

與音頻數(shù)據(jù)源源不斷的采樣，持續(xù)有數(shù)據(jù)不同，串口數(shù)據(jù)是時(shí)有時(shí)無的。也就是當(dāng)主機(jī)需要發(fā)起通信時(shí)，串口上才有有效數(shù)據(jù)，平時(shí)保持高電平的空閑狀態(tài)。這種突發(fā)通信的數(shù)據(jù)要插入到持續(xù)的數(shù)據(jù)流中，往往需要做出成幀編碼，從而使得接收端能夠從源源不斷的接收數(shù)據(jù)中分析出哪些是有效數(shù)據(jù)，哪些是空閑數(shù)據(jù)。常見的編碼方式有HDLC編碼和GFP封裝。對于串口這種低速率通信系統(tǒng)而言，本身的技術(shù)優(yōu)勢是簡單，加入編解碼組幀解幀后，無疑大大增加了技術(shù)難度。并且UART本身有很多可選項(xiàng)，例如是否有奇偶校驗(yàn)，奇偶校驗(yàn)是奇校驗(yàn)還是偶校驗(yàn)等。這些都給我們的UART解析提取裸數(shù)據(jù)帶來了復(fù)雜度。在此根據(jù)我們的系統(tǒng)要求，波特率為19200，我們采取了不提取數(shù)據(jù)，直接對UART線路進(jìn)行采樣的方案，根據(jù)前面章節(jié)所述，每路音頻數(shù)據(jù)量為1152000bps，所以我們的串口采樣率也是1152000，是波特率的60倍，一般而言，超過16倍即可。這樣通過采樣，UART的數(shù)據(jù)由突發(fā)模式也變成了持續(xù)模式的數(shù)據(jù)流，進(jìn)入系統(tǒng)就無需再進(jìn)行復(fù)雜的編解碼設(shè)計(jì)。

在UART接收方向，使用18.432M的音頻處理時(shí)鐘，進(jìn)行16分頻，得到1152000的采樣時(shí)鐘使能，數(shù)據(jù)處理方案與音頻的類似，串并轉(zhuǎn)換后存入內(nèi)部緩存，并做好讀寫地址保護(hù)。在UART發(fā)送方向，從AXIS數(shù)據(jù)分解模塊中獲取數(shù)據(jù)后，進(jìn)行并串轉(zhuǎn)換發(fā)送即可實(shí)現(xiàn)UART的透明傳輸。

3 結(jié)語

本次通過FPGA將音頻和串口嵌入到12G-SDI并在接收端正確解嵌，在滿足AXIS接口的信號時(shí)序下，還可以將更多不同的業(yè)務(wù)嵌入傳輸，由于12G-SDI的輔助數(shù)據(jù)容量高達(dá)147M，因此還能實(shí)現(xiàn)更大容量業(yè)務(wù)的透傳，例如百兆以太網(wǎng)。設(shè)備能接通到網(wǎng)絡(luò)后，可實(shí)現(xiàn)各種靈活控制，與后臺操作，遠(yuǎn)程升級。因此12G-SDI的輔助數(shù)據(jù)嵌入帶來的優(yōu)點(diǎn)是以前高清時(shí)代無可比擬的。

參考文獻(xiàn)

[1] 季小俊.基于FPGA的SDI音頻加解嵌設(shè)計(jì)[D].南京：南京林業(yè)大學(xué)，2016.

[2] Xilinx.PG205-SMPTE UHD-SDI v1.0 IP Product Guide （v1.0）[Z].https：//china.xilinx.com/support/documentation/ip_documentation/v_smpte_uhdsdi/v1_0/pg205-v-smpte-uhdsdi.pdf，2018-12-05.

[3] Xilinx.PG309-UHD SDI Audio v2.0 Product Guide （v2.0）[Z].https：//china.xilinx.com/support/documentation/ip_documentation/v_uhdsdi_audio/v2_0/pg309-v-uhdsdi-audio.pdf，2018-12-05.