潘 良，王曉章，李 曉，張 輝

(西安現(xiàn)代控制技術(shù)研究所，西安 710065)

0 引言

陀螺儀是慣性系統(tǒng)的核心部件，用于敏感載體相對(duì)慣性空間的角運(yùn)動(dòng)。而光纖敏感環(huán)是陀螺儀的核心部件，其屬性決定了光纖陀螺具有體積小、質(zhì)量輕、動(dòng)態(tài)范圍大、耐沖擊等特點(diǎn)[1-2]。目前光纖敏感環(huán)在裝配、調(diào)試前要進(jìn)行本征頻率的檢測(cè)，以確保敏感環(huán)的調(diào)制功能正常并準(zhǔn)確給出本征頻率參數(shù)。傳統(tǒng)的本征頻率測(cè)試要用到信號(hào)發(fā)生器、光源、電源及示波器等設(shè)備，需要手動(dòng)調(diào)試信號(hào)發(fā)生器的輸出頻率使得探測(cè)器輸出信號(hào)的“尖峰脈沖”最窄，以此時(shí)刻信號(hào)發(fā)生器的輸出頻率作為光纖敏感環(huán)的本征頻率[3]。測(cè)試過(guò)程繁瑣且誤差大。因此，文中以某中精度光纖陀螺為背景，設(shè)計(jì)了一種基于MCU+FPGA能快速準(zhǔn)確輸出本征頻率的檢測(cè)系統(tǒng)。

1 系統(tǒng)構(gòu)成

為了實(shí)現(xiàn)本征頻率自動(dòng)檢測(cè)，光纖敏感環(huán)本征頻率檢測(cè)儀應(yīng)當(dāng)具備以下功能和特點(diǎn)：要快速且準(zhǔn)確輸出本征頻率；要有簡(jiǎn)潔明了的顯示界面；要有光路的對(duì)外接口，避免復(fù)雜的光路熔接，整個(gè)檢測(cè)過(guò)程簡(jiǎn)單易行。

依據(jù)本征頻率檢測(cè)儀要實(shí)現(xiàn)的功能，設(shè)計(jì)的檢測(cè)儀，以C8051F340 MCU和Xilinx XC6SLX16-3FTG256I FPAGA為核心搭建硬件平臺(tái)，采用keil4和ISE14.2開(kāi)發(fā)工具實(shí)現(xiàn)嵌入式軟件開(kāi)發(fā)。檢測(cè)儀主要包括光源、光電探測(cè)器、驅(qū)動(dòng)恒流電路、運(yùn)算放大電路、信息處理電路、串口工業(yè)屏組成，如圖1所示。主信息電路基于MCU和FPGA的架構(gòu)，其中FPGA主要負(fù)責(zé)時(shí)序控制、信號(hào)的調(diào)制、數(shù)字運(yùn)算和解調(diào)，并輸出精確的光纖敏感環(huán)本征頻率，MCU主要用來(lái)驅(qū)動(dòng)串口工業(yè)屏顯示輸出的本征頻率。

圖1 本征頻率檢測(cè)儀系統(tǒng)組成

2 硬件設(shè)計(jì)

為了保證光纖敏感環(huán)本征頻率檢測(cè)儀的便攜性，檢測(cè)儀將光路、電路封裝起來(lái)，并留有光路和電路對(duì)外接口。

2.1 光路設(shè)計(jì)

光路由SLD光源、光纖耦合器、光電探測(cè)器組成，將耦合器的出光端封裝成ST接口，并緊固在具有低損耗的法蘭上。該光路并非一個(gè)閉合回路，需通過(guò)法蘭接口和待測(cè)敏感環(huán)組件的Y波導(dǎo)單根纖連接，完成整個(gè)系統(tǒng)的光路閉合。

2.2 電路設(shè)計(jì)

電路的核心由模數(shù)轉(zhuǎn)換器(ADC)、數(shù)字邏輯電路、數(shù)模轉(zhuǎn)換器(DAC)、串口芯片、LCD及其驅(qū)動(dòng)電路構(gòu)成，其中ADC時(shí)鐘頻率不大于ADC芯片的最高頻率40 MHz，DAC轉(zhuǎn)換器的最高頻率不得高于10 MHz，框圖如圖2所示。

圖2 硬件組成框圖

將DAC后端的光電相位調(diào)制線封裝成鱷魚(yú)夾形式，便于和待測(cè)敏感環(huán)的Y波導(dǎo)調(diào)制線連接。當(dāng)光路和電路閉合后，干涉后的光信號(hào)經(jīng)過(guò)光電探測(cè)器轉(zhuǎn)換為電信號(hào)，該信號(hào)經(jīng)過(guò)放大后進(jìn)入ADC，并在數(shù)字邏輯電路內(nèi)由數(shù)字解調(diào)器調(diào)制、解調(diào)，獲得閉環(huán)補(bǔ)償后的調(diào)制頻率和真實(shí)本征頻率的誤差信號(hào)，該信號(hào)經(jīng)過(guò)數(shù)字積分后就可以得到真實(shí)本征頻率。

系統(tǒng)采用128×160的STN LCD,用以顯示敏感環(huán)的本征頻率，該顯示屏操作簡(jiǎn)單，工作可靠。

3 軟件設(shè)計(jì)

硬件是系統(tǒng)功能實(shí)現(xiàn)的基礎(chǔ)和平臺(tái)，軟件則是系統(tǒng)功能實(shí)現(xiàn)的關(guān)鍵和核心[4]。本系統(tǒng)軟件包括FPGA主控軟件和MCU軟件，其中主控軟件采用Verilog HDL語(yǔ)言，MCU軟件采用C語(yǔ)言。文中重點(diǎn)介紹FPGA主控軟件的設(shè)計(jì)。軟件主要包括系統(tǒng)時(shí)序控制、調(diào)制、解調(diào)和通信等模塊。

3.1 時(shí)序控制

時(shí)序控制是利用時(shí)鐘管理系統(tǒng)(DCM)對(duì)外部晶振時(shí)鐘進(jìn)行倍頻、分頻處理，生成ADC時(shí)鐘。以ADC工作時(shí)鐘為基準(zhǔn)頻率，將本征頻率閉環(huán)算法所必需的操作，進(jìn)行時(shí)序化處理，以?xún)杉?jí)狀態(tài)轉(zhuǎn)移電路為基礎(chǔ)，構(gòu)建安全狀態(tài)機(jī)，依次觸發(fā)包括：AD采集時(shí)序、信號(hào)調(diào)制/解調(diào)時(shí)序、閉環(huán)控制時(shí)序、信號(hào)輸出時(shí)序等時(shí)序邏輯電路描述。

3.2 信號(hào)調(diào)制

對(duì)待測(cè)敏感環(huán)相位調(diào)制端施加調(diào)制電壓信號(hào)Vm(t),Vm(t)由調(diào)制電壓幅值為Vb(t)的方波信號(hào)和較Vb(t)相位延遲T/2的幅值為Vs(t)的方波信號(hào)疊加而成，且4Vs(t)≈Vb(t)，其表達(dá)式為：

Vm(t)=

(1)

式中：N=0,1,2,…，n；T為初始施加在敏感環(huán)上調(diào)制電壓Vb(t)時(shí)間半周期[5]。

Φb(t)、Φs(t)和Φm(t)分別是對(duì)應(yīng)Vb(t)、Vs(t)和Vm(t)的調(diào)制光相位。τ為真實(shí)的光在敏感環(huán)中傳輸?shù)臅r(shí)間，稱(chēng)為渡越時(shí)間，(2τ)-1就是光纖敏感環(huán)的本征頻率，是需要被檢測(cè)的物理量。

由于存在時(shí)延τ，加載在兩束相向傳播光波上產(chǎn)生的調(diào)制相位差為：ΔΦ(t)=Φm(t)-Φm(t-τ)。當(dāng)初始調(diào)制頻率和本征頻率不同時(shí)(T≠τ)，則調(diào)制相位、調(diào)制相位差的時(shí)序關(guān)系如圖3、圖4所示。其中圖3為τT時(shí)，各光相位的疊加及相位差的波形圖。其中圖3(a)、圖3(b)、圖4(a)、圖4(b)為方波相位波形圖；圖3(c)、圖4(c)為疊加方波相位波形圖，圖3(d)、圖4(d)為疊加方波相位延τ波形圖，圖3(e)、圖4(e)為干涉點(diǎn)處相位差波形圖。

圖3 τ

圖4 τ

從圖3、圖4的ΔΦ(t)可以看出，干涉點(diǎn)處的相位差在渡越時(shí)間τ的正負(fù)半周期中心位置[5]有一個(gè)不對(duì)稱(chēng)的相位差。

3.3 信號(hào)解調(diào)

由于光相位信號(hào)很難直接測(cè)量，需先用探測(cè)器測(cè)量出光功率，然后通過(guò)算法間接解調(diào)出光相位差，干涉點(diǎn)處的光強(qiáng)變化如圖5、圖6所示[6]，其中圖5為τT時(shí)，相位差和光強(qiáng)分布波形圖。τ>T和τT梳狀波視為τT時(shí)梳狀波等效于τ

圖5 τ

圖6 τ

對(duì)光強(qiáng)信號(hào)進(jìn)行采集，并對(duì)方波正半周期前(1/4)T和后(1/4)T內(nèi)的信號(hào)進(jìn)行累加求和，然后減去負(fù)半周期前(1/4)T和后(1/4)T內(nèi)的信號(hào)累加和，如圖7所示，從而得到轉(zhuǎn)速的解調(diào)結(jié)果[7]，其表達(dá)式為：

D1=η(cos(Φb(t)+Φsac(t))-

cos(-Φb(t)+Φsac(t)))

(2)

式中：η為解調(diào)相關(guān)系數(shù)，其大小與電路系統(tǒng)的各部分參數(shù)相關(guān)，與解調(diào)時(shí)的累加數(shù)有關(guān)；Φsac(t)為由轉(zhuǎn)速引起的Sagnac相位差，因?yàn)榈厍驎r(shí)刻轉(zhuǎn)動(dòng)，所以該相位差始終存在。同樣的，對(duì)光強(qiáng)信號(hào)進(jìn)行采集，并對(duì)方波正半周期中間(1/4)T的信號(hào)進(jìn)行累加，然后減去負(fù)半周期中間(1/4)T內(nèi)的信號(hào)累加，從而得到因T≠τ而引起的誤差解調(diào)結(jié)果，其表達(dá)式為：

D2=η(cos(Φb(t)-Φs(t)+Φsac(t))-

(3)

式中：γ為解調(diào)相關(guān)系數(shù)；fe為初始調(diào)制頻率；Δf為真實(shí)本征頻率和初始調(diào)制頻率之差。因此，解調(diào)結(jié)果D2可以近似為一個(gè)與頻率誤差量Δf成線性關(guān)系的量。通過(guò)第一個(gè)轉(zhuǎn)速閉環(huán)反饋，使D1=0，保持光功率平坦區(qū)正負(fù)半周期相同，通過(guò)第二個(gè)閉環(huán)反饋，使D2=0，則Δf此時(shí)接近于0，第二個(gè)閉環(huán)反饋的工作頻率即是光纖敏感環(huán)的本征頻率。

圖7 A/D采樣示意圖

3.4 數(shù)據(jù)解析

數(shù)據(jù)解析的目的是將經(jīng)解調(diào)獲取的本征頻率數(shù)字量按相應(yīng)的協(xié)議進(jìn)行處理，重建數(shù)據(jù)的物理意義。在實(shí)時(shí)采集的過(guò)程中，將解析的結(jié)果以文本形式顯示在用戶(hù)界面，該功能將在MCU模塊中實(shí)現(xiàn)。

3.5 軟件功能框圖

軟件具有嚴(yán)格的時(shí)序要求，選用FPGA來(lái)完成，功能框圖如圖8所示。采取雙路閉環(huán)反饋算法，一路通過(guò)Y波導(dǎo)反饋轉(zhuǎn)速使干涉光強(qiáng)平坦區(qū)相鄰正負(fù)半周期功率相同，另一路通過(guò)反饋的頻率誤差解調(diào)值調(diào)整DCM的分頻系數(shù)，最終得到所需的光纖敏感環(huán)本征頻率。

圖8 軟件功能框圖

4 實(shí)驗(yàn)與結(jié)果分析

圖9 實(shí)測(cè)本征頻率輸出

5 結(jié)束語(yǔ)

提出了一種雙閉環(huán)反饋算法，且軟件設(shè)計(jì)中反饋頻率是本征頻率量級(jí)(kHz)，光纖敏感環(huán)本征頻率測(cè)試儀具有響應(yīng)速率快和精度高的特點(diǎn)。相較于傳統(tǒng)的信號(hào)發(fā)生器改變輸出頻率方法，該檢測(cè)儀能快速準(zhǔn)確測(cè)量光纖敏感環(huán)的本征頻率，還能為高精度光纖陀螺動(dòng)態(tài)跟蹤真實(shí)本征頻率設(shè)計(jì)提供一定的借鑒。