馮源，尹曉東

（西安工程大學電子信息學院，西安 710600）

0 引言

揚聲器功率試驗是指對揚聲器進行各種標準的功率測試，對揚聲器的各項電參量進行測量分析。揚聲器功率試驗系統(tǒng)在測試揚聲器的過程中需要用標準信號對儀器進行校準，更加精確的標準信號源可以有效地提高測試的精度[1-3]。

由于傳統(tǒng)的信號源生成的信號中諧波信號比較多，而且難以實現(xiàn)多路信號的獨立產(chǎn)生，本文設計了基于FPGA的標準精密信號源[4-5]。FPGA采用現(xiàn)場可編程邏輯門陣列，采用并行處理方式，能夠?qū)崿F(xiàn)多路標準正弦信號的獨立產(chǎn)生[6]。

1 精密信號源整體方案設計

本設計利用DDS原理對精密信號源的設計，多通道D/A、低通濾波器、帶通濾波器、信號調(diào)理電路以及程控衰減電路，實現(xiàn)多路獨立的精密正弦信號的產(chǎn)生[7-8]。在功能上，本信號源具有良好的穩(wěn)定性、準確性以及頻率和幅值的可控性。本設計由兩部分構成，分別為數(shù)字部分和模擬部分構成，數(shù)字部分的主體采用DDS原理，模擬部分采用低通濾波器，帶通濾波器以及信號調(diào)理電路和程控衰減電路組成，實現(xiàn)多路獨立的幅值、相位和頻率均可調(diào)節(jié)的高精度正弦信號發(fā)生器。其整體結構如圖1所示，分別由DDS模塊、D/A模塊，低通濾波器模塊、低通濾波器模塊以及信號調(diào)理模塊構成。其中DDS模塊是基于FPGA的可編程邏輯門電路設計，實現(xiàn)數(shù)字正弦波的產(chǎn)生，然后通過D/A模塊變成連續(xù)信號，再通過低通濾波器做平滑處理，然后再通過帶通濾波器進一步對信號的雜波進行濾除[9]。由于實際應用過程中需要標準信號的幅值范圍的要求不同，所以在信號輸出的過程中往往在信號調(diào)理電路后面加上程控衰減電路，這樣方便工程應用中的不同需求[10]。

圖1 信號源系統(tǒng)框圖

2 信號源產(chǎn)生系統(tǒng)原理

2.1 DDS基本原理

數(shù)字部分采用 DDS（Direct Digital Synthesizer）原理,實現(xiàn)多路獨立的數(shù)字信號的產(chǎn)生，是一種新型的頻率合成技術，具有相對帶寬大，頻率轉(zhuǎn)換時間短、分辨率高和相位連續(xù)性好等優(yōu)點，廣泛應用于通信領域。如圖2所示，DDS主要由相位累加器、相位調(diào)制器、波形數(shù)據(jù)表以及D/A轉(zhuǎn)換器構成。其中相位累加器由N位加法器與N位寄存器構成。在時鐘上升沿，加法器就將頻率控制字與累加寄存器輸出的相位數(shù)據(jù)相加，相加的結果又反饋至累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。相位累加器輸出的數(shù)據(jù)就是合成信號的相位。相位累加器的溢出頻率，就是DDS輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)，作為波形存儲器的相位采樣地址，這樣就可以把存儲在波形存儲器里的波形采樣值經(jīng)查表找出，完成相位到幅度的轉(zhuǎn)換。波形存儲器的輸出送到D/A轉(zhuǎn)換器，由D/A轉(zhuǎn)換器將數(shù)字信號轉(zhuǎn)換成模擬信號輸出。

圖2 DDS基本原理圖

2.2 DDS產(chǎn)生正弦波基本流程

DDS信號流程示意圖如圖3所示。這里相位累加器位數(shù)為N位（N的取值范圍實際應用中一般為24～32），相當于把正弦信號在相位上的精度定義為N位，所以其分辨率為1/2N。若DDS的時鐘頻率為fclk，頻率控制字fword為1，則輸出頻率為Fout=B×Fclk/2，這個頻率相當于“基頻”。若fword為B，則輸出頻率為Fout=B×Fclk/xN。因此理論上由以上三個參數(shù)就可以得出任意的fo輸出頻率。且頻率分辨率由時鐘頻率和累加器的位數(shù)決定。當參考時鐘頻率越高，累加器位數(shù)越高，輸出頻率分辨率就越高。當系統(tǒng)輸入時鐘頻率Fclk不變時，輸出信號頻率由頻率控制字B所決定，由上式可得：B=2N×Fout/Fclk，其中B只能取整數(shù)。為了合理控制ROM的容量，此處選取ROM查詢的地址時，可以采用截斷式，即只取32位累加器的高M位。這里相位寄存器輸出的位數(shù)一般取10～16位。

圖3 信號產(chǎn)生流程

3 硬件系統(tǒng)實現(xiàn)

硬件結構采用模塊化結構設計，采用單獨的MCU控制信號發(fā)生模塊，為了便于設計，采用FPGA最小系統(tǒng)以及外圍電路多位高速DAC,高階低通濾波器電路以及信號調(diào)理電路組成。

3.1 濾波器模塊電路

本設計濾波器模塊使用MAX7490構成的低通濾波器和帶通濾波器電路，是為了將基于FPGA的DDS模塊產(chǎn)生的數(shù)字信號進行平滑濾波處理，從而輸出高精度的正弦波。MAX7490由兩個同樣功能的、低功耗、低電壓、動態(tài)范圍寬的二階開關電容濾波器組成。通過對其外部電阻電容的不同連接形式實現(xiàn)不同的濾波功能。該濾波器的中心頻率由外部時鐘頻率來控制，其關系如式（1）：

在使用外部時鐘信號時，方波占空比要控制在45%～55%之間，其中f0為中心頻率，fclk為外部時鐘信號。如圖4所示為由MAX7490構成的四階低通濾波器和低通濾波器。

3.2 信號調(diào)理電路

如圖5所示，信號調(diào)理電路由運算放大器構成的電壓跟隨器和程控衰減電器組成。低零漂、高精度的運算放大器輸入阻抗無窮大，輸出阻抗無窮小，使信號完全傳輸?shù)胶蠹?。DAC8801是一款14位高速串行DAC,作為程控衰減器使用，以參考電壓為基準，通過控制字來改變輸入信號的幅值。其中控制字為0～之間的整數(shù)，當參考電壓一定時，輸出信號的大小和控制字成正比例。輸入信號和參考電壓，控制字之間的關系如式（2）所示。

圖4 四階低通濾波器及帶通濾波器

圖5 電壓幅值調(diào)節(jié)模塊

4 軟件系統(tǒng)設計實現(xiàn)

4.1 DDS模塊功能設計

本設計采用FPGA最小系統(tǒng)，采用Cyclone IV E作為主控芯片，參考時鐘50MHZ。該模塊輸入信號包括時鐘信號，復位信號，使能信號以及頻率控制字和相位控制字，輸出信號包括正弦波信號的數(shù)字輸出和DAC模塊的時鐘信號。如圖6所示，CLK為系統(tǒng)時鐘,Rst_n為控制器復位信號，低電平有效；EN為DDS模塊使能信號，高電平有效；FWord為32位二進制的頻率控制字，用來改變產(chǎn)生信號的頻率；PWard為12位二進制的相位控制字，用來改變產(chǎn)生信號的初始相位。

4.2 相位累加器設計

相位累加器決定了產(chǎn)生信號的頻率，通過對相位控制字的累加來產(chǎn)生ROM表的查詢地址。因為32位對于FPGA的資源占用率非常高，所以選取12位的加法器截取相位累加器的高12位作為ROM的查詢地址，這樣對于信號產(chǎn)生的精度幾乎沒有影響，只是對于信號的純度有一定的影響，所以在FPGA的輸出后需要添加低通濾波器消除產(chǎn)生信號的諧波成分。其中，相位控制字通過同步加法器來改產(chǎn)生信號的相位。DAC的時鐘信號由DDS的使能信號和系統(tǒng)時鐘共同決定的，通過選擇器來進行控制。

圖6 QuartusⅡ軟件生成的RTL視圖

4.3 波形數(shù)據(jù)表

波形數(shù)據(jù)表是DDS的基礎，DDS的本質(zhì)就是通過改變讀波形數(shù)據(jù)表的地址來改變信號的頻率和初始相位。使用MATLAB產(chǎn)生波形數(shù)據(jù)表，并且通過編譯軟件Quartus2來生成MIF文件。此處MIF的位寬為10位，深度為4096.因為產(chǎn)生的正弦信號的一個整周期4096個數(shù)據(jù)，每位數(shù)據(jù)的位寬為10位。ROM的讀數(shù)據(jù)是調(diào)用IP核來實現(xiàn)的，在使用過程中只需要將IP核相關端口進行例化即可。例化程序如下：

4.4 多通道DDS實現(xiàn)

在實際應用過程中往往需要多路相互獨立的信號源，采用基于FPGA的DDS就能夠?qū)崿F(xiàn)需求，因為FPGA采用邏輯門陣列結構，完全采用硬件實現(xiàn)，并行處理，相對于傳統(tǒng)的控制器來說，更快速、更精確。本設計實現(xiàn)的是雙通道的信號發(fā)生器。將DAC的兩個通道的數(shù)據(jù)是通過一個數(shù)據(jù)通道和不同的控制字來實現(xiàn)，為了能夠?qū)崿F(xiàn)兩通道產(chǎn)生信號初始狀態(tài)的同步性，在頂層文件中同時例化出兩個DDS模塊，就可以同時輸出兩路獨立的正弦波信號。將此模塊命名為DAC_2CH，該模塊例化了TLV5618模塊作為DAC的實際驅(qū)動模塊。另外需要說明的是，本模塊的DDS模塊生成的數(shù)據(jù)為10位，而DAC是12位數(shù)據(jù)位寬的，因此在實際連接時，將DDS輸出的數(shù)據(jù)左移了兩位，轉(zhuǎn)換為12位的數(shù)據(jù)，然后再送給DAC進行數(shù)模轉(zhuǎn)換。其模塊接口示意圖如圖7所示。

圖7 雙通道信號發(fā)生器接口示意圖

5軟件系統(tǒng)設計實現(xiàn)

為了更好地實現(xiàn)高性能的正弦波信號源，在方案設計中采用了Labview、Multism以及ModelSim-Altera的仿真，從理論上保證了設計的合理性。在完成硬件電路時后，利用示波器以及頻譜分析儀對于結果進行分析，從而得出結論。

5.1 DDS仿真分析

為了驗證DDS模塊的可行性以及Verilog語言編程邏輯上的準確性，對于DDS模塊設計測試程序，并且在ModelSim上進行仿真驗證，通過測試文件設置兩個通道的頻率控制字，相位控制字，然后通過仿真軟件顯示出來，仿真結果如圖8所示，為了便于觀察，A、B兩個通道分別獨立的輸出1KHz和2KHz的正弦波，兩者之間初始相位相同，頻率相差一倍。

圖8 DDS仿真結果圖

5.2 系統(tǒng)測試

在完成硬件搭建后，為了方便觀察，設置兩通道的頻率分別為10KHz和20KHz。下載程序，利用Quartus II固有的邏輯分析儀對輸出信號進行抓取，DAC模塊的輸入輸出如圖9所示對于系統(tǒng)進行測試如圖10所示，利用示波器捕獲到的輸出信號時域波形圖，兩通道頻率和幅值關系完全滿足要求。以及圖11所示，利用示波器的FFT變換，實現(xiàn)輸出信號的頻譜測量。

圖9 DAC模塊輸入輸出圖

圖10 示波器捕獲到的輸出波形圖

圖11 輸出信號的頻譜圖

6 結語

本設計基于FPGA的高精度正弦波信號源的產(chǎn)生，經(jīng)過低通濾波器以及帶通濾波器，使系統(tǒng)能夠輸出純度很高的正弦波信號，而且經(jīng)過信號調(diào)理電路以及程控衰減電路，實現(xiàn)信號幅值從0～500mV的任意幅值，完全滿足各種實驗的要求。在結構設計方面，采用模塊化的設計要求，具有可移植性和易用性，能夠在各種測試系統(tǒng)中兼容使用。