張 凱 陳 龍 秦 奮 田 宇 陳 翔

(上海航天電子技術(shù)研究所 上海 201109)

0 引言

數(shù)字下變頻是宇航測控通信領(lǐng)域的關(guān)鍵技術(shù)之一。宇航測控應(yīng)答機在接收返向射頻信號，經(jīng)射頻前端濾除絕大多數(shù)不需要的信號并下變至中頻信號后，再經(jīng)高速模數(shù)轉(zhuǎn)換器(Analog to Digital Converter，ADC)進行采樣量化，最后經(jīng)FPGA實現(xiàn)相應(yīng)的數(shù)字信號處理(測距、控制及數(shù)據(jù)傳輸?shù)刃盘柼幚?。其中，在AD采樣過程中，通常采用采樣頻率遠高于基帶信號帶寬的頻率進行過采樣，其目的為減少使用額外抗混跌濾波器的成本[1]，那么，數(shù)字中頻信號的數(shù)據(jù)率將過于龐大，因此，為減少不必要的計算量必須對數(shù)字中頻信號進行高倍數(shù)抽取。

正交數(shù)字下變頻主要包括數(shù)字混頻器(即乘法器)、數(shù)字控制振蕩器(Numerically controlled oscillator，NCO)、低通濾波器以及抽取器等部分組成，如圖1所示。在功能上，數(shù)字控制震蕩器與乘法器用于將數(shù)字中頻信號進行正交變換和下變頻，以達到數(shù)字中頻信號變換至低通型信號的效果；低通濾波器用于抽取前抗混疊濾波；抽取器用于降低數(shù)字中頻信號的采樣率。為實現(xiàn)較高倍數(shù)地抽取，數(shù)字下變頻中的抽取和濾波是關(guān)鍵。本方案主要基于某型號深空探測環(huán)境的特點，考慮中頻信號載波頻率高，而基帶數(shù)據(jù)帶寬很窄的特點(載波頻率：70.1MHz；采樣速率：40MHz；基帶數(shù)據(jù)帶寬26kHz)，需設(shè)計一數(shù)字下變頻進行640倍抽取至零中頻。

圖1 正交數(shù)字下變頻基本結(jié)構(gòu)[2]

1 高倍抽取率的數(shù)字下變頻方案設(shè)計

本方案應(yīng)用于宇航類深空測控應(yīng)答機，基于圖1數(shù)字下變頻的基本結(jié)構(gòu)，圖2為本文方案的整體框圖，整體框圖主要可以分為正交混頻器和抽取濾波結(jié)構(gòu)。

圖2 高倍抽取率數(shù)字下變頻方案框圖

1.1 數(shù)字中頻正交化設(shè)計

為了使數(shù)字中頻信號變換至零中頻信號，正交混頻器需要對其進行下變頻和正交化。正交混頻器主要包括NCO和數(shù)字乘法器兩部分。

測控應(yīng)答機的軟件無線電前端的A/D采樣，采用香農(nóng)帶通采樣定理，其中頻信號載波頻率f0為70.1MHz，采樣頻率fs為40MHz，基帶數(shù)據(jù)帶寬±26kHz。經(jīng)帶通采樣定理分析可得，采樣后距離零頻最近的載波頻率為±9.9MHz(2×fs-f0和-2×fs+f0)。圖3所示為帶通采樣頻域示意圖。因此，正交混頻器的NCO的本振頻率選擇為9.9MHz，數(shù)據(jù)速率應(yīng)與中頻AD采樣速率一致，即40MHz。

圖3 帶通采樣頻譜示意圖

1.2 抽取濾波結(jié)構(gòu)設(shè)計

在較高抽取倍數(shù)的DDC中，工程上大都采用多級抽取技術(shù)的方式進行實現(xiàn)，那是因為與單次抽取方式相比較，多次抽取方式的計算量會較小[1]。如圖2所示，為實現(xiàn)采樣速率的高倍率降速(640倍抽取)，抽取濾波結(jié)構(gòu)同樣采用多級抽取技術(shù)，即通過CIC濾波器，HB濾波器以及FIR濾波器級聯(lián)抽取的方式進行實現(xiàn)。DDC中I路和Q路的抽取濾波結(jié)構(gòu)和參數(shù)是相同的，如圖4所示為其中一路抽取濾波結(jié)構(gòu)的詳細框圖。

圖4 抽取濾波結(jié)構(gòu)的詳細框圖

1.2.1 CIC抽取濾波器

如圖5所示，多級級聯(lián)CIC抽取濾波器由積分器、抽取器和梳狀器級聯(lián)組成。它具有結(jié)構(gòu)簡單，無需乘法器，運算速度快，抽取因子D不必是2的冪次方等特點，因此其在高速抽取系統(tǒng)中有著廣泛地應(yīng)用，通常作為抽取濾波系統(tǒng)的第一級。

積分器是一單極點累加器，其傳輸函數(shù)為

(1)

圖5 多級級聯(lián)CIC抽取濾波結(jié)構(gòu)圖

梳狀濾波器本質(zhì)上是一微分器，其傳輸函數(shù)為

HI(z)=1-z-M

(2)

其中，M為微分延遲因子，一般取值為1或2。

在CIC抽取濾波器中，積分器工作在高采樣率fs中，而梳狀濾波器工作在較低的采樣率fs/R中。為了計算CIC濾波器的等價頻率響應(yīng)，將圖5(a)的CIC抽取濾波器進行等價變換至圖5(b)所示。因此，在高采樣頻率fs下的N級CIC抽取濾波器整體傳輸函數(shù)和幅頻響應(yīng)分別如公式(3)和公式(4)[3]

(3)

(4)

其中，D為抽取因子，N為CIC級聯(lián)數(shù)。

本方案在權(quán)衡帶內(nèi)平坦和旁瓣抑制等因素，擬采用3級CIC濾波器。本方案的CIC抽取因子D為20遠遠大于1，微分延遲因子M定為1。MATLAB仿真的CIC頻譜特性如圖6所示。

圖6 CIC抽取濾波幅頻與相頻特性

1.2.2 HB濾波器

HB濾波器是一種特殊的FIR濾波器，與普通FIR濾波器相比，HB濾波器可以使2倍抽取的每秒乘法次數(shù)減少一半，因此很適合與2倍抽取器級聯(lián)實現(xiàn)高倍抽取。HB濾波器具有以下特點[4]：

1)濾波器的通帶和阻帶對稱，即阻帶帶寬與通帶帶寬相等(ωs=π-ωp)，且通帶紋波和阻帶紋波相等(δs=δp)，其中ωp和δp分別為通帶截止數(shù)字角頻率和通帶紋波，ωs和δs分別為阻帶截止數(shù)字角頻率和阻帶帶紋波。

2)濾波器的系數(shù)具有偶對稱性，且濾波器階數(shù)為偶數(shù)。

3)半帶濾波器的頻率響應(yīng)H(ejω)滿足公式(5)-公式(7)和圖7所示特點。

H(ejω)=1-H(ejω)

(5)

(6)

(7)

圖7 半帶濾波器頻譜特性

高速率(40MHz)零中頻信號在經(jīng)過抽取濾波結(jié)構(gòu)中的第一級CIC抽取濾波(CIC的抽取因子D=20)后，其采樣速率降為2MHz，經(jīng)過4級HB濾波器16倍抽取，其采樣速率降為125kHz。為保證基帶信號帶寬內(nèi)信號的平坦性，本方案在多級HB濾波器級聯(lián)的最終通、阻帶紋波指標(biāo)定為0.001dB，由系統(tǒng)紋波指標(biāo)可由公式(8)、公式(9)計算合適的各級HB濾波器的通、阻帶紋波[4]。

(8)

k=lg(D)

(9)

其中，δi為各級HB濾波器的紋波值；k為級聯(lián)數(shù)；D為HB抽取濾波系統(tǒng)總抽取倍數(shù)。

綜上所述，各級HB濾波器的通、阻帶紋波為0.0025dB(0.001dB/4)。除此之外，為保證整個抽取濾波系統(tǒng)的實時性，減少時延，應(yīng)盡可能地減少HB濾波器的階數(shù)。本方案借助MATLAB強大的濾波器仿真建模能力，對各級HB濾波器進行設(shè)計仿真。如圖8為各級半帶濾波器的頻率和相位特性。

圖8 各級HB濾波器的頻率與相位特性

表1 各級HB濾波器的階數(shù)

濾波器名稱HB1HB2HB3HB4階數(shù)661014

1.2.3 FIR補償濾波器

從圖6 CIC仿真圖可知，當(dāng)級數(shù)較大時旁瓣抑制得到增強的同時主瓣滾降特性也較明顯，影響帶內(nèi)的平坦度，因此需要想辦法在通帶內(nèi)對CIC進行補償。

CIC補償濾波器的基本思路為，在信號帶寬內(nèi)，級聯(lián)一幅頻響應(yīng)為公式(4)的倒數(shù)的濾波器，而帶外幅頻響應(yīng)為0。公式(10)給出了CIC補償濾波器的通帶內(nèi)幅頻響應(yīng)。倘若抽取因子D很大時，那么可近似為sinc-1函數(shù)[5]。

(10)

考慮到在高采樣率條件下，對CIC進行補償濾波，其FIR補償濾波器的階數(shù)較高，需要進行多次乘加運算，勢必將占用大量的硬件資源，因此FIR濾波器應(yīng)安排至抽取濾波系統(tǒng)的最后一級。本方案的每級抽取濾波器都是先進行抗混跌濾波然后抽取，那么如圖4可以看出，CIC至FIR補償濾波器進行了16倍抽取，因此需對公式(10)中的f除以16得到

(11)

FIR濾波器的通帶內(nèi)幅頻響遵循公式(11)，借助MATLAB中的fir2函數(shù)對FIR濾波器進行設(shè)計。圖9為CIC補償濾波器與CIC濾波器級聯(lián)的歸一化頻譜特性曲線，圖中采樣頻率為62.5kHz。

圖9 FIR補償濾波器的頻譜特性

2 FPGA實現(xiàn)

上文中已經(jīng)對本方案的設(shè)計方法進行了論述，下面將簡述方案FPGA實現(xiàn)。如圖2所示，方案包括正交混頻器和抽取濾波結(jié)構(gòu)兩大部分。FPGA程序設(shè)計采用自上而下層次化的設(shè)計思路。頂層模塊實現(xiàn)模塊間級聯(lián)，而底層模塊完成各組成部分的邏輯運算功能。

正交混頻器在FPGA實現(xiàn)上較為簡單，NCO和乘法器可以采用創(chuàng)建與例化Xilinx ISE自帶的IP核進行實現(xiàn)，簡化設(shè)計流程與方法。FPGA實現(xiàn)的難點在于抽取濾波結(jié)構(gòu)部分。對于各級抽取濾波器的底層模塊設(shè)計思路如下：

1)根據(jù)CIC的組成結(jié)構(gòu)，細化CIC模塊為積分器、抽取器和梳狀器三個子功能模塊，并在CIC模塊中進行子功能模塊的級聯(lián)。

2)各級HB濾波器與FIR補償濾波器皆是先濾波后抽取，從第1節(jié)中的分析知道，HB濾波器實質(zhì)上為FIR濾波器，因此這兩種濾波器皆可采用創(chuàng)建與例化Xilinx ISE自帶的FIR IP核進行實現(xiàn)。

3)MATLAB生成的濾波器系數(shù)大都是全精度的小數(shù)，必須對系數(shù)進行量化才可適用于FPGA邏輯運算。

4)在保證精度和防止數(shù)據(jù)溢出的條件下，數(shù)據(jù)流的運算字長的選取，采用高位截取的方法。

3 仿真分析與驗證

本方案FPGA應(yīng)用平臺為Xilinx公司的XC4V SX55，用Xilinx公司的開發(fā)環(huán)境Xilinx ISE與Modelism進行時序仿真分析，以方便設(shè)計者較為直觀地把握整體方案的可行性。

仿真步驟如下：

1)借助Matlab數(shù)學(xué)建模的方式產(chǎn)生激勵源信號，例如以載波頻率為70.1MHz，采樣率為40MHz，信噪比為25dB，基帶信號可用小于26kHz的正余弦信號作為激勵源進行驗證。

2)在ISE中編寫程序?qū)崿F(xiàn)本文闡述的方案功能。

3)調(diào)用Modelsim進行時序分析。

圖10為本方案的DDC的時序仿真結(jié)果，圖中信號時域框圖從上至下分別為時鐘、復(fù)位、數(shù)據(jù)中頻信號、以及DDC輸出的IQ兩路時序波形，從圖10可以明顯觀察出低頻基帶信號已清晰地剝離出來。

圖10 時序仿真結(jié)果

4 結(jié)束語

本文論述了一種基于正交混頻器、CIC濾波器、HB濾波器和CIC補償濾波器級聯(lián)實現(xiàn)的高倍抽取率的數(shù)字正交下變頻設(shè)計方法。為實現(xiàn)文中640倍超高抽取率數(shù)字下變頻方案，其難點在于抽取濾波結(jié)構(gòu)的設(shè)計規(guī)劃。本文為保證高效抽取，采取的措施是在高采樣率下進行高效濾波器級聯(lián)并將運算量大、效率低的FIR濾波器安排至最后一級抽取濾波；除此之外，設(shè)計CIC補償濾波器進行平滑帶內(nèi)。文中設(shè)計方案方法通過仿真與FPGA硬件驗證了其實現(xiàn)的可行性、有效性。