陸 聰楊維明衛(wèi)春芳

(1.湖北大學 計算機與信息工程學院，武漢 430062；2.湖北大學 知行學院，武漢 430011)

0 引言

在通信與雷達系統(tǒng)中，為同時提高系統(tǒng)的探測距離和距離分辨率，通常對發(fā)射信號進行調制，一般采用脈內調制，脈內調制的方法包括線性調頻、非線性調頻及相位編碼，線性調頻信號(LFM，Linear frequency modulation signal)具有穩(wěn)定性好和易于產生和實現(xiàn)的優(yōu)點，因而得到廣泛應用?，F(xiàn)有的線性調頻信號的產生主要基于頻率合成等相關技術方法，在這些方法里面，直接數(shù)字頻率合成(DDS，Direct Digtal Synthesis)方法解決了模擬頻率合成的瓶頸問題，根據(jù)“相位”的角度考慮來實現(xiàn)頻率的合成。DDS能夠輸出多種頻率和初始相位不一樣的正弦波，除此以外還能夠輸出多樣化的波形，有著相位角度廣、頻率解析率高、頻率切換時間短和優(yōu)良的可復制性能等優(yōu)勢，正因以上優(yōu)勢使其成為現(xiàn)代頻率合成技術的首要選擇。

已經(jīng)具備的DDS方法一般以特定的芯片來進行設計，如高集成器件AD9854等，但是這種方法會增加硬件研發(fā)費用，此外會讓設計方案喪失一定的靈活性。當今集成芯片飛速發(fā)展和微電子制造工藝的迅猛提升，使得FPGA芯片的晶體管集成度以及運行頻率不斷上升，片內邏輯單元更加充足，此外FPGA的可編程特性讓信號發(fā)生器的硬件方案設計更加方便快捷。本文側重于分析線性調頻信號的DDS實現(xiàn)技術與采用FPGA實現(xiàn)DDS的設計方案。

1 基于DDS技術的LFM信號產生理論

1.1 LFM信號分析

LFM信號憑借多普勒頻移不敏感的優(yōu)勢被應用于大量設計案例，在信號被處理時，若回波信號有著較強的多普勒頻移效應，通過預先設計的匹配濾波器依舊能夠輸出較理想的脈沖壓縮信號，故有效避免了信號被處理時候的絕大多數(shù)問題。

LFM的信號頻率對時間的求導結果為常數(shù)：

(1)

式(1)中f(t)代表信號的瞬時頻率，u代表信號的調頻斜率，與此相對應的瞬時相位函數(shù)表示如下：

(2)

時間寬度T的復數(shù)信號函數(shù)表示如下：

s(t)=u(t)exp(j2πf0t)=

(3)

式(3)中u(t)是信號的復包絡，u=B/T表示頻率的變化速度，B表示信號的頻帶寬度，T表示信號的時間范圍，f0表示中心頻率。假設f0為0，此時表示零中頻信號，也就是基帶信號，此外復信號的實部與虛部對應兩種不同的正交信號。

(4)

由LFM信號的相位調制表達式可推出相位與時鐘兩者之間的關系。若時鐘頻率設置為50 MHz，也就是時鐘周期為20 ns，LFM信號的帶寬20 MHz，脈沖寬度為T=10 μs，此時頻率的變化速度u=B/T=2×1012，瞬時相位對應表示為：

θ=πμt2=6.28×1012×t2

(5)

若時間t進行離散化：t=n×20ns，n=0,1,2,3… 代表時鐘周期次數(shù)，可得：

θn=2512×n2×10-6

(6)

在FPGA芯片上通過Verilog編程語言來完成相位調制時，可采取有符號數(shù)的乘法器來快速實現(xiàn)。

若LFM信號帶寬B設置為10 MHz、時寬T設置為2.5 μs，其相應的LFM信號波形圖和頻譜圖如圖1。圖1中可知，LFM信號頻率呈現(xiàn)出線性增加的趨勢，此外時間帶寬積越大時，信號幅度譜更加呈現(xiàn)出矩形的趨勢。

圖1 LFM信號的幅頻特性

1.2 LFM信號的DDS產生理論

1.2.1 DDS基本原理

DDS為最近幾年用于輸出穩(wěn)定LFM信號的便捷設計方案，采用DDS設計的頻率合成器具備全數(shù)字化的特點。通過正弦波例子來分析DDS原理，首先把需要輸出的波形數(shù)據(jù)提前存放在ROM(或RAM)里面，再根據(jù)系統(tǒng)時鐘(CLK)頻率，采取順序讀數(shù)從ROM(或RAM)里面獲取波形數(shù)據(jù)，最后通過D/A轉換后能夠接收到特定頻率的輸出波形。正弦波單個周期360°的范圍中，依據(jù)相位將其等分為若干份Δφ，并把這些相位相對應的振幅A轉換為二進制進格式后存放到ROM，若Δφ=6°，單個周期等分成60份。鑒于正弦波單個周期中的對稱特性，故ROM僅需要存放0～90°的幅值即可。假設Δφ=6°，則 0°～90°可以等分為15份，波形對應的幅值存放于ROM中占用16位地址，采用4位長度的地址碼來進行ROM表尋址，幅值碼表示為5位的編碼，正弦波單個周期0°～90°的編碼數(shù)據(jù)如表1。

表1 正弦信號相位與幅度的關系表

結合以上原理，設計生成DDS信號的結構圖如圖2，主要由相位累加器、晶振、相位調制、波形數(shù)據(jù)存放、D/A轉換電路和低通濾波器等模塊構成，其中晶振用于為FPGA系統(tǒng)提供穩(wěn)定的時鐘信號，保障其他模塊的有效性。

圖2 DDS信號產生原理框圖

1.2.2 信號的頻率關系分析

取fc為信號的頻率，在時鐘信號CLK的驅動下，依據(jù)表1的地址編碼順序依次讀出ROM中存放的幅值編碼數(shù)據(jù)，此時正弦信號的頻率記為fo1。若間隔一個地址編碼依次獲取數(shù)據(jù)，此時頻率記為fo2，信號頻率滿足fo2 =2fo1。根據(jù)此規(guī)律可完成直接頻率合成器輸出頻率可變的設計。

以上設想可基于控制電路完成，通過控制電路的輸出結果來選取ROM地址(對應為正弦波的相位)。輸出信號波形是通過相位依次累加而得到的，即DDS實現(xiàn)方案中的非常重要的一部分——相位累加器。在圖2中，若設置頻率步進字FW為1，即單次累加輸出的增加量為1，也就是按照地址碼順序從ROM中獲取信號數(shù)據(jù)；當FW取2，表示間隔一個ROM地址獲取數(shù)據(jù)；依次可得，F(xiàn)W反映出相位步進速度，設置越大速度越快，得到得信號波形頻率就更高。

當CLK頻率固定時，得到信號的最高頻率可達到何值？換言之，在n位尋常的ROM范圍中，K值最大該取何值？n位地址存在2n個ROM地址，一個正弦波里取2n個數(shù)據(jù)。設置FW為2n時候，即相位步進值是2n,但是單個周期信號中僅取一個數(shù)據(jù)無法表示一個正弦波，故取FW=2n不合理；取FW=2n-1,一個正弦波存在兩個取樣數(shù)據(jù)時滿足取樣定理，但是這種方案很難實現(xiàn)。通常取FW≤2n-2，此時一個波形最少存在4個采樣數(shù)據(jù)，通過D/A變換后相當于4級階梯波。然后在后續(xù)低通濾波器的處理下，能夠輸出比較好的正弦波。若FW取最小值，則有2n個樣點得到平滑的正弦波。

相位調制模塊可以設置輸出信號的初始相位，對于上變頻或下變頻模式的信號發(fā)生器，初始相位可以為零，相位調制器取累加器的高M位作為波形存儲器的查找表地址(M與存儲器的大小有關)，完成由相位到振幅的轉換。波形存儲器首先將正弦波一個周期內的數(shù)據(jù)進行采樣、量化、存儲和格式轉換(.mif文件)，然后將產生的.mif文件中的數(shù)據(jù)存儲在ROM中，通過查找表尋址方式完成由相位尋址到波幅的轉變，輸出信號經(jīng)過D/A轉換，變換為模擬信號，最終經(jīng)過低通濾波器得到的頻率源信號。其中，當步進字FW為常數(shù)時，輸出頻率不變的正弦信號，而當FW變化值，則產生變頻信號。

假設DDS輸出正弦信號，則:

(u)t=sin2πf0t=sinw(t)

(7)

式(7)中時間t是連續(xù)的，采樣周期為Tclk，采樣頻率表示為fclk，并對采樣后的數(shù)據(jù)進行離散化處理，設頻率控制字為FW，則連續(xù)兩次采樣的相位差為：

(8)

N表示相位累加器的位寬，則頻率控制字與輸出頻率的關系為：

(9)

fout為DDS的輸出頻率，由上式可以看出，輸出信號的頻率主要取決于頻率控制字FW。FW為常數(shù)時，DDS輸出的時具有固定頻率的正弦信號；而當FW線性增加時，則輸出信號的頻率也是線性增加的。此時有:

(10)

f(t)為瞬時頻率，γ為常數(shù)，正弦信號的相位w(t)是f(t)關于時間t的積分。則輸出信號表示為：

(11)

f0為初始頻率，則關于相位w(t)的LFM信號表達式為：

s(t)=ejw(t)=cos(w(t))+jsin(w(t))

(12)

2 基于FPGA設計LFM信號發(fā)生器

2.1 基于FPGA的LFM信號設計原理

本文選擇ALTERA公司的Cyclone II系列的EP2C70F896C6FPGA芯片進行設計實現(xiàn)，該芯片內部未集成具有DDS功能的IP核，但FPGA內嵌豐富的存儲器資源，基于查表的快速運算方式，采用FPGA芯片設計并實現(xiàn)DDS功能是完全可行的?；贔PGA產生LFM信號的設計框圖如圖3所示。

圖3 LFM信號發(fā)生器設計框圖

由上圖可以看出，LFM信號發(fā)生器包含頻率累加器、相位累加器、波形存儲器及D/A轉換模塊，其中位長L、N由LFM脈沖信號的時寬決定。該電路工作過程：頻率累加器對步進字求積分，獲得線性增加的瞬時頻率，并作為相位累加器的一個輸入，通過相位累加器完成積分，得到瞬時相位，并取累加器的高M位的值作為波形存儲器的尋址(M由ROM波形存儲器一個周期的采樣多少決定)，此過程完成相位到幅值的轉換，得到頻率線性增加的輸出信號。LFM信號分實部和虛部，故需要設計兩個信號發(fā)生器，如圖4所示。

圖4 LFM信號設計框圖

假設芯片通過PLL模塊產生穩(wěn)定的時鐘頻率fclk，輸出信號的起始頻率為f0，步進頻率為ft，信號設計參數(shù)：帶寬為B，時寬為T，則由式(8)、(9)得到頻率累加器的初始值fstart和頻率步進字FW為：

(13)

(14)

當采用上變頻或者下變頻設計LFM信號時，輸出信號的初始頻率、初始相位可以設置為零，即f0=fstart=0。首先將正弦信號和余弦信號一個周期的數(shù)據(jù)進行采樣、量化后存儲在波形存儲器ROM中，然后根據(jù)LFM信號的設計參數(shù)，即帶寬、時寬，通過式(14)計算頻率步進字FW，編寫激勵文件對設計電路進行初始化，并作為頻率累加器的一個固定輸入端，每一個有效時鐘脈沖到來時，程序控制累加器完成其反饋值與FW完成一次累加求和，得到信號的瞬時頻率，且頻率值是線性增加的；而相位累加器通過加法器對其反饋值與瞬時頻率求和，得到信號的瞬時相位，最后取相位累加器輸出相位的高M為作為正弦波和余弦波存儲器的尋址，存儲器進行查表輸出，并經(jīng)過數(shù)模轉換電路、低通濾波電路得到平滑的線性調頻信號。

2.2 FPGA實現(xiàn)

DDS的核心部分相位累加器設計可以采用兩種方法：① 使用VHDL/Verilog程序設計的方法；② 使用參數(shù)可設置的LPM兆功能塊調用的方式進行設計。為提高設計效率，本文采用調用LPM兆功能塊進行設計，并結合MATLAB程序設計產生信號的采樣數(shù)據(jù)，存取到ROM功能塊中。系統(tǒng)設計時，穩(wěn)定可靠的時鐘是保證系統(tǒng)可靠工作的重要條件，所以選擇時鐘也非常重要。在簡單電路設計中，采用軟件編程的方式產生時鐘輸入；但是電路設計復雜時，對輸入時鐘的穩(wěn)定性要求比較高，此時需要FPGA芯片集成的鎖相環(huán)(PLL)模塊產生穩(wěn)定的時鐘信號。

首先通過MATLAB工具對正弦波、余弦波一個周期的波形進行采樣、量化和格式轉換(.mif)；接著調用FPGA芯片集成的鎖相環(huán)(PLL)模塊，可以通過設置倍頻和分頻因子改變PLL的輸出頻率，產生穩(wěn)定的時鐘輸入；然后設計電路產生LFM信號的實部和虛部；最后用Modelsim工具對電路輸出數(shù)據(jù)進行模擬仿真，觀察LFM信號的數(shù)字波形。參數(shù)設置如下：

1)對正弦波、余弦波的一個周期進行采樣產生的1 024個6位數(shù)據(jù)分別存儲在cos.mif、sin.mif文件中，打開quartus II 仿真軟件下的MegaWizard Plug-In Manger，選擇ROM：1-PORT，設置輸出位寬6 bit、1024word。

2)打開quartus II工具菜單下的MegaWizard Plug-In Manger選項，找到altpLL模塊，設置倍頻因子為2，分頻因子為1，產生100 MHz的輸出時鐘信號。

3)LFM信號的參數(shù)：帶寬B=10 MHz，時寬T=2.5 μs，起始頻率為零，加法寄存器字長設置為20 bit。根據(jù)式(14)計算，得到初始頻率字0和頻率步進字為419。

LFM信號發(fā)生器的實現(xiàn)框圖如圖5所示。

圖5 LFM信號產生器的FPGA設計框圖

從圖5可以看出，取相位寄存器的高10位作為尋址數(shù)據(jù)，輸出LFM信號實部I和虛部Q的波形。與采用專用DDS芯片相比，節(jié)約了成本，簡化了電路設計。

3 實驗結果與分析

3.1 實驗方法

為簡化仿真實驗過程，提高實驗效率，本文采用第三方仿真軟件Modelsim 10.1進行仿真實驗，相對于Quartus II自帶的仿真軟件，Modelsim 10.1功能更全面、運算速度更快。

本實驗選擇ALTERA公司的Cyclone II系列的EP2C70F896C6 FPGA芯片完成LFM信號的FPGA實現(xiàn)，實驗平臺采用Quartus II 11.0、Modelsim 10.1c和MATLAB三種仿真工具。基于Quartus II采用軟件編程方式完成LFM信號的FPGA產生，基于MATLAB工具完成數(shù)據(jù)的計算、存儲、并轉換成Quartus II可識別文件(.mif)，采用第三方仿真軟件Modelsim 10.1完成LFM信號的波形顯示與觀察。

3.2 實驗步驟

1)采用FPGA軟件編程方式設計LFM信號發(fā)生器。頻率累加器和相位累加器都是采用20位字長，計算頻率步進字FW=419，初始頻率字設置為零，則可以產生帶寬為10 MHz的LFM信號?；赒uartus II平臺設計出的邏輯電路組成原理圖如圖6所示。

圖6 LFM信號發(fā)生器的硬件電路

2)對LFM信號實部和虛部進行采樣、量化。電路運行時取adp[19:10]傳輸給波形存儲器的address[9:0]，對存儲數(shù)據(jù)進行查表，輸出LFM信號的實部d_out1、虛部d_out2分別存儲在ROM_cos、ROM_sin中，其存儲1024個數(shù)據(jù)，輸出數(shù)據(jù)字長為6bit。

3)編寫Test Bench文件，對電路進行初始化和驅動硬件電路工作。

4)利用信號發(fā)生器的Quartus II仿真輸出數(shù)據(jù)，調用Modelsim仿真工具對電路進行功能仿真，觀察輸出信號的波形。

3.3 實驗效果

圖7為帶寬為10 MHz的LFM信號波形。從圖可以看出LFM信號實部和虛部都是線性變化的，而且波形相似，基于FPGA產生的LFM信號波形與圖2中MATLAB仿真結果基本吻合。但圖2仿真波形中實部與虛部相位相差90度，而圖7中基于FPGA產生的LFM信號的實部和虛部波形相位差小于90度，即存在一定的正交誤差，這主要是由于ROM存儲器輸出采用6 bit量化而產生的量化誤差造成的，此外FPGA器件的延時也在一定程度上影響了LFM寬帶信號的正交度。采用DDS結合數(shù)字調制技術可望減小實部與虛部的正交誤差。

圖7 基于FPGA產生的LFM信號的實部和虛部波形

4 結論

本文研究分析了LFM信號的特性以及產生方法，重點研究了基于ROM查找表的DDS 技術產生法，采用 FPGA 對LFM信號進行了設計與驗證。論文采用 QUARTUSII系統(tǒng)提供的 PLL 鎖相環(huán) IP 核設計系統(tǒng)時鐘，雖然保證了系統(tǒng)的穩(wěn)定可靠，但帶有 PLL IP核的 FPGA 價格明顯提高，增加了產品的成本；另一方面，基于ROM查找表的DDS信號產生法雖然電路實現(xiàn)簡單，但與基于 CORDIC 算法的DDS產生法相比，占用的 FPGA存儲器ROM資源較多；研究結果還表明，單一的DDS合成方式產生的LFM信號實部和虛部波形存在正交度誤差，采用DDS結合數(shù)字調制技術或數(shù)字校正技術可進一步減小實部與虛部的正交誤差，獲得更加理想的LFM信號。