王娜 宿遷澤達職業(yè)技術(shù)學(xué)院

引言

數(shù)字電子電路的設(shè)計是電子信息專業(yè)中的重要內(nèi)容，提高設(shè)計的質(zhì)量就要注重對新型技術(shù)的應(yīng)用，這樣能起到設(shè)計優(yōu)化的作用。EDA技術(shù)的應(yīng)用需求就比較大，這一電子設(shè)計自動化技術(shù)是比較新的電子設(shè)計自動化工具，在當(dāng)前的電子設(shè)計發(fā)展中的應(yīng)用比較廣泛。

1 數(shù)字電子電路設(shè)計EDA技術(shù)的主要優(yōu)勢以及技術(shù)設(shè)計的程序

1.1 數(shù)字電子電路設(shè)計EDA技術(shù)的主要優(yōu)勢體現(xiàn)

數(shù)字電子電路的設(shè)計過程中，對EDA技術(shù)的應(yīng)用有著諸多的優(yōu)勢，和硬件設(shè)計的軟件相比來說，該技術(shù)有著多樣設(shè)計輸入，有原理圖以及波形圖可供選擇，并能夠?qū)ζ渌挠布O(shè)備不使用的基礎(chǔ)上下載配置，技術(shù)的修改程序也比較便捷，修改程序的設(shè)計方法操作簡單，這樣能夠有助于達到特定數(shù)字電子電路的靈活設(shè)計目標(biāo)。

再者，EDA技術(shù)的實際應(yīng)用中，電路集成度高，能形成系統(tǒng)，設(shè)計數(shù)字電子電路的過程中，利用該技術(shù)就能對芯片科學(xué)設(shè)計，從整體上提高芯片設(shè)計的專業(yè)水平，實現(xiàn)集成電路的ASIC設(shè)計目標(biāo)。

另外，產(chǎn)品直面的設(shè)計能自動化的完成，這也是應(yīng)用這一技術(shù)的鮮明優(yōu)勢體現(xiàn)。EDA技術(shù)的應(yīng)用中能對輸入文件進行設(shè)計，結(jié)合實際電路的原理來對HDL依照著邏輯編譯的方式科學(xué)化設(shè)計，這樣就能實現(xiàn)最后需求的目標(biāo)體系設(shè)計目標(biāo)。能夠在計算機上自動的對電路進行設(shè)計，以及能夠?qū)﹄娐返男阅軐嵤┓治?，最終達到優(yōu)化的設(shè)計目標(biāo)。

數(shù)字電子電路的實際設(shè)計過程中，采用EDA技術(shù)進行設(shè)計能對現(xiàn)場目標(biāo)實施直接性的編輯，這樣就能發(fā)揮這一技術(shù)的積極作用，從整體上提高工作的效率水平。EDA技術(shù)的實際應(yīng)用過程中，對開發(fā)時間也能有效的縮短，花費時間少的基礎(chǔ)上能有著靈活設(shè)計的優(yōu)勢，這就能發(fā)揮EDA技術(shù)的應(yīng)用優(yōu)勢。

1.2 數(shù)字電子電路設(shè)計EDA技術(shù)設(shè)計的程序

數(shù)字電子電路設(shè)計過程中對，需要按照相應(yīng)的程序，這樣才能有助于提高設(shè)計的整體設(shè)計質(zhì)量。首先進行設(shè)計輸入過程中，就要注重從多方面加強重視，單個的設(shè)計項目能通過單個或是多個原文件組成，所以就能夠是混合輸入文件以及原理圖文件等等。然后就是進行整合，在這一過程中，主要就是把Verilog HDL這一軟件轉(zhuǎn)變成硬件的電路，這樣就能將兩者得到有機的結(jié)合起來。而實現(xiàn)這一目標(biāo)，就要注重對EDA軟件綜合器，通過應(yīng)用這一軟件綜合器就能將供應(yīng)商所提供的相應(yīng)產(chǎn)品針對源文件實施綜合。進行設(shè)計過程中，相關(guān)設(shè)計人員對邏輯電路圖設(shè)計，就要通過EDA的軟件應(yīng)用，這樣能提供邏輯綜合以及優(yōu)化的相應(yīng)功能，然后進行自動轉(zhuǎn)化成門級電路以及生成相應(yīng)時序分析以及網(wǎng)表的文件。

之后進行布線布局的程序，這一過程中就是對綜合的網(wǎng)表文件通過布局布線適配器應(yīng)用下，對某具體器件實施邏輯映射的操作，然后把映射操作配置在目標(biāo)器件中。其中涉及到諸多的映射操作內(nèi)容，如邏輯分割以及優(yōu)化等。然后就要進行仿真操作，通過EDA技術(shù)的應(yīng)用實施仿真，這是整分各設(shè)計當(dāng)中比較關(guān)鍵的內(nèi)容。下載編程前需要通過EDA的相應(yīng)工具來對適配產(chǎn)生結(jié)果開展模擬測試，設(shè)計中的仿真有不同級別的測試，功能以及時序的仿真。功能仿真中不考慮硬件特性，主要是結(jié)合設(shè)計者描述邏輯功能仿真，和實際設(shè)計要求相符合。而時序的仿真就要對器件硬件特性進行充分的考慮，以及按照適配器所產(chǎn)生的網(wǎng)表文件實施仿真操作。最后就是進行下載編程，仿真操作后實施驗證設(shè)計，然后對Byteblaster加以應(yīng)用，也就是下載電纜線，以JTAG 方式來把適配產(chǎn)生的下載以及配置文件下載到FPGA/CPLD器件當(dāng)中去，這樣就能比較方便的對硬件調(diào)整驗證。在這些操作完成之后，就能對整體硬件系統(tǒng)實施測試，及時發(fā)現(xiàn)問題后及時的解決。

2 數(shù)字電子電路設(shè)計EDA技術(shù)的應(yīng)用

數(shù)字電子電路的設(shè)計過程中應(yīng)用EDA技術(shù)，要從多方面加強重視，通過EDA技術(shù)對數(shù)字電子電路實驗就能使用硬件描述的語言描述電路功能，將硬件使用軟件方式描述，這樣就能優(yōu)化設(shè)計的程序，也能大大降低設(shè)計的難度。VHDL硬件描述語言是比較重要的語言應(yīng)用類型，在數(shù)字電子電路的設(shè)計中比較關(guān)鍵的，這一硬件描述語言的應(yīng)用過程中，設(shè)計小規(guī)模的電路，通常描述方式是原先時序波在設(shè)計中應(yīng)用的主要描述語言。采用這一硬件描述的語言有著諸多的優(yōu)勢，體現(xiàn)在能對硬件電路功能以及信號連接關(guān)系和定時關(guān)系明確的描述，也能通過簡潔模式描述硬件電路邏輯抽象的硬件電路功能特征，所以在數(shù)字電子電路的設(shè)計中應(yīng)用比較廣泛。

數(shù)字電子電路設(shè)計中的VHDL硬件描述語言的應(yīng)用中，在其硬件特點語句方面有著比較突出的特征，結(jié)構(gòu)以及語言都有著高級計算機的相似性優(yōu)勢，設(shè)計中有可視以及不可視的部分，設(shè)計當(dāng)中的應(yīng)用描述功能比較突出，能規(guī)避器件復(fù)雜的結(jié)構(gòu)，以及優(yōu)化數(shù)字電子電路設(shè)計的描述。設(shè)計中應(yīng)用VHDL硬件買搜狐語言的功能強大以及靈活性優(yōu)勢突出，語言結(jié)構(gòu)強大，采用簡潔語言描述復(fù)雜邏輯，也能發(fā)揮其多層次設(shè)計功能，對多種設(shè)計方法也都能夠有效支持。再者就是有著比較廣泛支持優(yōu)勢，修改也比較方便。系統(tǒng)硬件描述的功能是比較大的，能夠?qū)⑿袨槊枋鲆约凹拇嫫鱾鬏斆枋龊徒Y(jié)構(gòu)描述進行實現(xiàn)混合型的描述目標(biāo)破。在設(shè)計中獨立的優(yōu)勢也比較突出，有著比較強的抑制能力等，可進行共享。采用的是標(biāo)準(zhǔn)化語言，語言的可讀性也比較強，有著很強的兼容性特點。

為能夠?qū)?EDA技術(shù)在數(shù)字電子電路設(shè)計當(dāng)中得到廣泛的應(yīng)用，可進行設(shè)計分秒顯示加以輔助，通過計數(shù)器對VHDL硬件描述語言描述后，在軟件的應(yīng)用下，就能夠轉(zhuǎn)化成圖形，設(shè)置24進位的程序，通過這一程序為目標(biāo)實施便攜，結(jié)合60進位計數(shù)器程序便攜參考設(shè)計條件。也要能夠?qū)M位判斷在判斷數(shù)據(jù)改動進行，能夠減少成本。設(shè)計過程中同步顯示的目標(biāo)也能夠有效實現(xiàn)，耗能能將低，這樣能提高設(shè)備的使用壽命，設(shè)計中被底層設(shè)計模塊作為目標(biāo)，通過設(shè)計圖紙加以完善，這樣就能提高數(shù)字電子電路設(shè)計的質(zhì)量。

3 結(jié)語

綜上所述，數(shù)字電子電路的設(shè)計中，采用EDA技術(shù)加以科學(xué)的應(yīng)用，就能從整體上提高設(shè)計的質(zhì)量，保障各環(huán)節(jié)的設(shè)計都能滿足實際應(yīng)用的需求。上文中對數(shù)字電子電路的設(shè)計中的EDA技術(shù)的應(yīng)用理論的闡述，從多方面的闡述希望能有助于完善實際的設(shè)計工作。