馮琪琛，俞 劍，徐烈偉，陳更生

(1.復旦大學 專用集成電路與系統(tǒng)國家重點實驗室，上海 201203；2.上海復旦微電子集團股份有限公司，上海 200433)

隨著半導體工藝的持續(xù)進步，芯片的工作頻率、規(guī)模和數據處理能力不斷提高，對芯片的數據交互和吞吐能力的要求也越來越高，持續(xù)增長的高速數據傳輸需求導致I/O的帶寬大約每24個月翻倍1次[1].因此，大規(guī)模數字信號處理芯片，例如最新的FPGA芯片，配備有多達64條高速I/O通道且每條通道的數據傳輸速率均超過了10Gb/s，總數據傳輸帶寬超過了1Tb/s[2].高速的數據傳輸給信號的接收帶來了由信道損耗所引起的信號完整性問題，同時信號在背板通道傳輸中的反射與噪聲也會影響到高速信號的可靠傳輸和接收.圖1(a)所示為實測得到的88cm長度背板通道的頻率響應曲線，在12.5Gb/s傳輸速率下，其半波特率的衰減達到了-23.25dB.圖1(b)所示為此信道在12.5Gb/s傳輸速率下的單位脈沖響應，可以看到，信道的衰減使得高速脈沖的波形在接收端被展寬到大于1個單位間隔(Unit Interval, UI)，對前位數據和后位數據都產生了嚴重的碼間干擾(Inter Symbol Interference, ISI)，分別被稱為ISI的前標(pre-cursor)分量和后標(post-cursor)分量.

圖1 背板通道損耗以及對應通道的單位脈沖響應Fig.1 Backplane channel loss and unit pulse response of the corresponding channel

為克服ISI帶來的問題，高速接口電路設計中通常采用線性均衡器例如前饋均衡器(Feed Forward Equalizer, FFE)、連續(xù)時間線性均衡器(Continuous Time Linear Equalizer, CTLE)和非線性均衡器例如判決反饋均衡器(Decision Feedback Equalizer, DFE)，或是這些均衡器的組合[3-4]來補償通道損耗，以使高速接口在10Gb/s以上的數據傳輸速率下仍然能獲得穩(wěn)定的信號接收.此外，在一些高速接口中，固定系數的均衡器設計往往使得這些接口不能適應不同的背板通道[5]，也無法很好地適應信道特性跟隨外界環(huán)境如溫度、濕度等的變化而隨時發(fā)生的變化.為了能夠實時跟蹤并處理信道的變化，需要在均衡器中加入自適應算法進行控制，例如LMS算法、Zero Forcing算法[6]等.其中，LMS算法根據標準數據與均衡后的數據之間的誤差來調整均衡器系數，使均衡器系數可以無偏地收斂到維納解并利用有限精度實現(xiàn)算法的穩(wěn)定性，使LMS算法成為穩(wěn)定性最好、應用最為廣泛的自適應算法，但LMS算法仍存在兩個嚴重不足: 1) 需要引入額外的標準數據進行比較，在高速通信接口的芯片設計中其實現(xiàn)的成本很高；2) 在計算迭代因子時需要進行數據乘積，乘法器的引入也加大了芯片中數字設計的開銷.為降低芯片開銷，文獻[7]采用模擬電路來實現(xiàn)LMS算法，其移植性差且收斂不穩(wěn)定.SS-LMS算法使用符號代替數值并采用固定變化步長，具有低計算復雜度和平穩(wěn)收斂的優(yōu)點.利用SS-LMS算法，文獻[8-9]對多抽頭DFE參數進行自適應調節(jié)，使得接收速率可以達到20Gb/s以上.文獻[10]采用SS-LMS控制下的IIR-DFE設計，在保證均衡效果的同時降低了接收器功耗.文獻[11]則針對SS-LMS算法需要額外標準訓練數據的缺點進行了改進，采用檢測數據位以及數據位之間的上升/下降沿信息，來擺脫對額外的標準訓練數據的依賴，但文獻[11]算法的一個明顯缺點是其自適應均衡的收斂時間較長，影響了接收器的靈敏度.針對上述問題，本文對SS-LMS進行了改進，提出了一種基于碼型檢測SS-LMS算法的自適應均衡設計，采用數字狀態(tài)機檢測接收數據的碼型，通過參考基準電壓與接收信號的比較，并對DFE與CTLE結構的改進設計，實現(xiàn)了SS-LMS算法對均衡器系數的自適應控制，同時提高了自適應均衡的收斂速度.

1 基于SS-LMS算法控制的均衡器原理

1.1 DFE均衡原理

圖2所示為傳統(tǒng)DFE結構示意圖，u(n)為n時刻的輸入信號，u(n)均衡后的信號q(n)經采樣符號化后得到y(tǒng)(n)，其前M位組成向量Y(n)=[y(n-1)，y(n-2),…，y(n-M)]H，向量W(n)=[ω1(n)，ω2(n),…，ωM(n)]H是n時刻的抽頭權值(系數).DFE的工作原理是： 將符號化后的輸入信號Y(n)與DFE的抽頭系數W(n)相乘，得到的乘積項再與輸入信號u(n)相減以均衡經過信道衰減后的輸入信號.通過對抽頭系數W的優(yōu)化，可以達到消除不同傳輸條件下ISI后標分量的目的.

圖2 傳統(tǒng)的DFE框圖Fig.2 The block diagram of conventional DFE

1.2 半速率預處理的DFE結構

傳統(tǒng)DFE結構存在著關鍵路徑上的頻率限制: 為了完全消除ISI后標分量，反饋信號必須在下一個碼元進入比較器進行判決之前被準確地反饋到數據輸入端以進行加權求和，這就要求DFE中由第1抽頭組成的關鍵反饋路徑(即抽頭系數的乘積、輸入信號均衡求和、比較器對均衡后信號的符號化、以及反饋路徑等所引入的所有延遲之和)小于1個數據周期(1個UI).為提高DFE以及整個接收器的工作頻率，文獻[12]提出的半速率預處理結構，可以有效地緩解DFE在反饋路徑上的時序要求.如圖3所示，首先將接收器分為奇偶2個并行通道，使用半速率時鐘的上升沿和下降沿對輸入同時進行采樣，生成奇偶2路采樣信號.同時將第1個抽頭展開，通過使用2個接收數據比較器分別得到接收信號+H1與-H12種結果后，使用另外一條通路上已鎖存得到的數據值選擇不同的疊加結果以達到準確的均衡結果.通過這種預處理方式，傳統(tǒng)DFE中由H1抽頭構成的關鍵路徑被轉變成了比較器的采樣延遲+選擇器延遲，緩解了時序限制.H2～HM抽頭雖然沒有進行預處理，但由于半速率時鐘的使用，其對反饋路徑延遲的要求放寬到2個UI.因此通過速率預處理結構可以進一步提高DFE以及接收器的工作頻率，本文將在2.2節(jié)中詳細介紹所采用的DFE具體結構.

圖3 半速率預處理結構DFEFig.3 Half-rate speculative architecture of DFE

1.3 基于SS-LMS的自適應均衡

DFE的均衡效果取決于濾波器系數的選擇.為消除不同信道衰減造成的ISI，常用的方法是采用自適應算法控制DFE的抽頭系數，匹配信道以達到最佳的效果.LMS(Least Mean Square)自適應算法是根據計算均衡器輸出的誤差數據(期望數據與實際輸出結果的差值)，優(yōu)化調整均衡器的抽頭系數使均衡器實際輸出與期望輸出的均方誤差(Mean Squared Error, MSE)達到最小值，從而準確地匹配和均衡傳輸信道[13].在LMS算法中，均衡器輸出與所對應的誤差數據相乘，再乘以一個步長值μ后得到自適應調整抽頭系數的修正因子，最后將其與均衡器原先抽頭系數相加得到新的抽頭系數.因此，LMS算法存在的缺點是M個抽頭的均衡器在每次計算修正因子時需要進行2M次數據乘積，不利于用數字電路實現(xiàn).

SS-LMS(Sign-Sign Least Mean Square，符號最小均方誤差)算法對此加以了改進，在計算修正因子時將均衡器輸出結果與誤差數據均符號化成+1和-1，以利于數字電路的實現(xiàn)，其計算公式可以表示為

W(n+1)=W(n)-μ·Y[n]·e(n)，

(1)

其中: 向量Y(n)=[y(n-1)，y(n-2),…，y(n-M)]H為符號化后的經過均衡的輸入信號；e(n)=sign[d(n)-q(n)]為符號化后的n時刻誤差數據；μ為迭代計算的步長；向量W(n)=[ω1(n)，ω2(n),…，ωM(n)]H是n時刻的DFE抽頭系數值，W(n+1)=[ω1(n+1)，ω2(n+1)，…，ωM(n+1)]H是n+1時刻的值.

在n時刻，DFE抽頭系數迭代計算分為兩步，如圖4所示: 首先將DFE均衡結果q(n)與對應的期望數據d(n)的差值符號化(sign)后得到誤差數據e(n)，與符號化(sign)后、經過均衡的輸入信號向量Y(n)相乘，再經過迭代步長μ的調整，得到n時刻抽頭系數向量的修正因子μ·Y(n)·e(n)；然后，將修正因子與當前時刻的抽頭系數W(n)求差，得到迭代計算后的抽頭系數值W(n+1).

圖4 使用SS-LMS控制的自適應DFE結構Fig.4 Structure of self-adaptive DFE controlled by SS-LMS

由于Y(n)與e(n)是符號值，因此Y(n)·e(n)可使用查找表實現(xiàn)，同時步長μ的乘積可使用移位實現(xiàn)，從而減小了數字電路的實現(xiàn)代價.

然而如圖4（@@@444頁）所示，SS-LMS算法中在接收器中引入了外部輸入的標準數據d(n)，意味著在接收數據時，需要間隔提供額外的標準數據訓練序列對DFE的抽頭系數進行訓練，使得接收器不能實時、動態(tài)地適應信道的環(huán)境變化，其訓練的過程也會降低數據的有效傳輸率.針對上述傳統(tǒng)SS-LMS算法需要額外的標準數據訓練序列的不足，本文對SS-LMS算法的自適應均衡過程進行了改進.如圖5（@@@444頁）所示，y(n)是符號化后的采樣數據，因為LMS算法控制的均衡器收斂后，其均衡輸出信號幅值為輸入信號的平均幅值，因此本文改進算法采用平均差分幅值VP和符號化后的y(n)的乘積作為近似標準數據，代替標準數據d(n).此時均衡器誤差數據e(n)=sign[VP·y(n)-q(n)]，自適應均衡的迭代計算方式保持不變.隨著均衡器實際輸出q(n)與本地產生的期望數據VP·y(n)之間的MSE逐漸迭代減小，VP·y(n)與d(n)之間的MSE亦趨于最小，從而使最終的均衡器實際輸出q(n)與d(n)的MSE最小.改進后的SS-LMS算法，在保證初始誤碼率維持在一個較低水平的基礎上，不再需要額外的標準輸入訓練序列，在有效匹配和均衡信道的同時，提高了信號的有效傳輸速率.

圖5 使用改進的SS-LMS實現(xiàn)的DFE結構Fig.5 Structure of self-adaptive DFE controlled by improved SS-LMS

改進算法采用MATLAB/Simulink進行仿真和驗證，產生隨機序列并進行理想輸出，經過帶有信道損耗、串擾與噪聲的信道，最終使用SS-LMS調整的DFE進行信號恢復與判決.分別使用帶有期望數據輸入的傳統(tǒng)SS-LMS算法與本文改進的SS-LMS算法對DFE進行控制，待DFE抽頭系數收斂后，得到張開的信號眼圖，2種算法的性能對比結果如圖6所示.

圖6 2種算法性能對比Fig.6 Performance comparation of two algorithms

圖6(a)中顯示了有訓練序列的傳統(tǒng)SS-LMS算法與本文改進的SS-LMS算法的DFE抽頭隨時間的收斂曲線.可以看到，在開始階段，由于DFE恢復后判決得到的數據誤碼率依然較高，同時本地產生的輸入幅值電壓也還沒有建立，因此在沒有訓練序列的情況下，在開始階段收斂速度較慢.隨著抽頭系數的值逐漸增大，恢復得到的數據誤碼率下降，同時VP值迅速收斂到輸入差分電壓的均值，此時通過接收端本地產生的期望數據逐漸與訓練序列中的期望數據變得一致，2種情況得到的收斂曲線最終重合.總體而言，本文的改進SS-LMS算法，在不依靠收斂序列的情況下，抽頭系數的收斂速度并沒有太大的差距.圖6(b)所示為誤碼率隨時間的變化關系，同樣在開始階段由于使用無訓練序列的SS-LMS算法控制DFE抽頭系數變化收斂稍緩，得到的誤碼率也較高，但隨著抽頭系數的收斂，兩種算法得到的誤碼率均趨近于0.因此，本文改進設計的SS-LMS算法，采用內部產生基準電壓值和均衡后數據的乘積，近似替代期望數據的輸入，消除了傳統(tǒng)SS-LMS算法對于期望數據輸入的依賴，同時很好地保持了傳統(tǒng)SS-LMS算法的總體性能和穩(wěn)定性.

1.4 基于SS-LMS的CTLE

如1.1節(jié)所述，M抽頭DFE可以很好地消除M個UI之前的ISI后標分量，但是輸入信號的ISI的前標分量與長拖尾后標分量尚沒有被很好地消除.與DFE的時域均衡不同，CTLE是一個頻域的高通濾波器用以補償信道的高頻衰減，使信道+接收器的整個傳輸系統(tǒng)的頻率特性達到無失真的傳輸特性.CTLE可以同時有效地消除ISI前標與后標分量，且相較于DFE其電路實現(xiàn)也較為簡單.然而，由于CTLE在放大高頻分量的同時也放大了高頻噪聲和串擾，反而會增大信號的誤碼率，因此需要與DFE組合使用.如圖1(b)所示，當12.5Gb/s的高頻脈沖經過半波特率的衰減為-23.25dB的信道后，1～7 UI的ISI后標分量較大，這部分分量在高速信號傳輸中產生的影響占據主要地位，長拖尾后標分量與前標分量較小.因此，本文在折衷考慮均衡器整體性能與功耗的基礎上，采用了7抽頭(7-tap)DFE和CTLE的組合設計，既能準確地消除1～7UI內的ISI后標分量，同時也可以有效消除ISI前標分量與長拖尾的后標分量.

本文采用了與文獻[6]相類似的CTLE結構，采用帶有退化電阻電容的兩級差分緩沖器以產生低頻零點fz與極點fp1來得到高通的幅頻特性.針對此種結構，如圖7所示，可以通過改變并聯(lián)電阻的數量，來改變退化電阻的大小和零點的頻率.從而改變高低頻增益比值，補償不同通道的不同程度衰減.同樣，采用碼型檢測的SS-LMS算法，如公式(6)所示，通過外部控制碼改變并聯(lián)電阻的數量，使CTLE能動態(tài)地適應不同的信道環(huán)境.

圖7 本文所使用的連續(xù)時間線性均衡器結構Fig.7 Block diagram of the proposed CTLE

2 自適應均衡接收機的設計和實現(xiàn)

2.1 接收器結構

圖8（@@@446頁）所示為本文提出的自適應均衡接收器結構，主要有3個部分: 組合均衡器部分，包括CTLE、7-tap DFE、DESER(串并轉化)以及FSM(有限狀態(tài)機)等模塊，其中基于碼型檢測的SS-LMS算法實現(xiàn)的DFE FSM和CTLE FSM，用于自適應地控制均衡器；相位插值器(Phase Interpolator, PI)和數據時鐘恢復(Clock Data Recovery, CDR)FSM模塊，用于為均衡器提供輸入信號采樣時鐘；眼圖掃描(Eye Scan)及相關模塊，用于檢測對接收數據均衡的效果眼圖.

圖8 自適應均衡接收器設計框圖Fig.8 Diagram of the receiver

圖9 接收器中不同時鐘相位Fig.9 Different phase clocks in the receiver

輸入接收信號首先經過CTLE頻域均衡濾波，消除ISI前標分量與長度大于7個UI的后標分量.7-tap DFE接收來自CTLE的信號，通過時域均衡濾波對7個UI內的ISI前標分量進行消除，同時利用PI所產生的不同相位時鐘采樣得到不同的接收數據(S、D、E、X).本地鎖相環(huán)(Phase Lock Loop, PLL)產生的四相半波特率時鐘輸入到PI用于產生DFE的時鐘.如圖9所示，PI模塊在CDR FSM輸出的相位碼和外部輸入的眼圖掃描相位碼的控制下產生3個不同相位的時鐘:data_clk(clk0/clk180)，用于采樣每一位串行數據的中央位置得到最終的有效接收數據D和與其相對應的誤差數據E，用于SS-LMS計算；edge_clk(clk90/clk270)用于采樣每兩位數據間的變化邊沿，得到接收信號變化沿數據X，用于CDR FSM控制DFE時鐘對輸入信號的動態(tài)跟隨；eyescan_clk(sclk0/sclk180)用于采樣數據S以檢測和統(tǒng)計接收信號經過CTLE+DFE均衡后的眼圖寬度，其相位移動由外部輸入的眼圖掃描相位碼來控制.由于本文中DFE所使用的是半速率預處理結構，因此得到的數據信號位寬均為2bits.DFE比較器采樣得到的半速率雙比特位數據，經DESER串并轉換后得到低速并行數據輸出S′、D′、E′和X′，通過SRAM配置可以將串行高速數據信號轉化為8/10/16/20位寬.最后，在數字模塊DFE FSM與CTLE FSM中，采用基于碼型檢測的SS-LMS算法，使用D′與E′產生DFE抽頭系數與基準電壓控制碼，以及CTLE的并聯(lián)電阻控制碼.DAC陣列將DFE抽頭系數與基準電壓控制碼轉化為對應的模擬差分電壓，用于DFE中高速接收信號的均衡.CTLE并聯(lián)電阻控制碼用于對CTLE中的負反饋并聯(lián)電阻數目的控制.通過上述方式，對CTLE+DFE組成的均衡系統(tǒng)進行自適應的參數調節(jié)，使接收器可以適應通道與環(huán)境的變化.CDR FSM則使用D′和X′產生相位控制碼，控制data_clk與edge_clk的相位，跟蹤輸入信號變化.

2.2 DFE的設計和實現(xiàn)

如圖10所示為本文采用半速率預處理結構設計的DFE模塊框圖，圖中所有的信號均為差分信號.圖7中，DFE FSM產生的DFE抽頭系數控制碼DACH1～DACH7與基準電壓控制碼DACVP在DAC陣列中分別轉化為對應抽頭的模擬差分電壓(VH1～VH7)與輸入信號幅度參考電壓(VP).在奇偶2路中，第2～7抽頭差分電壓(VH2～VH7)與對應的前2～7位接收數據(D2_odd～D7_odd/D2_odd～D7_even)相乘，再經模擬加法器(SUM)與輸入差分信號(Vin)求和，消除2～7UI的ISI前標分量，得到Vsum_odd與Vsum_even奇偶2路均衡后信號.經過H2～H7抽頭均衡后的高速串行信號在奇偶2路被高速比較器(slicer)轉化為半速率數字信號，兩路的處理模塊相同，均采用5個slicer將輸入的模擬差分信號采樣為數字信號，5個slicer分別是: 用于采樣S路數據的眼圖掃描比較器，用于采樣得到X數據的變化邊沿數據比較器，用于采樣得到E數據的誤差數據比較器，以及2個接收數據比較器用于同時采樣分別疊加/減去了差分電壓VH1的輸入信號.

傳統(tǒng)的DFE結構中，由于反饋環(huán)路的器件傳播延遲限制了數據接收率的提高[12]，為解決這一問題，本文在DFE模塊設計中采用了半速率結構和預處理技術，將第1個抽頭H1展開以緩解反饋路徑的時序限制，通過使用2個接收數據比較器對H1抽頭工作進行預處理，在得到同一位接收數據的+VH1與-VH12種不同采樣結果后，根據本位數據前一位數據的值選擇不同的疊加結果以達到準確的均衡結果.

圖10 DFE模塊框圖Fig.10 The block diagram of DFE

在D路的接收數據處理中，對于高速串行信號中每一位數據的第1個抽頭的均衡結果都可能有2種情況: +VH1和-VH1.在E路的誤差數據處理中，為節(jié)省芯片面積與功耗的開銷，奇偶2路都只使用了1個誤差比較器，用于得到DFE FSM與CTLE FSM所需要的誤差數據E.在誤差比較器的輸入端，+VH1與-VH1由開關時鐘(Switch Clk, SWclk)的高低電平輪流進行選通(SWclk的周期可以配置為256～32768時鐘分頻)，比較器采樣得到的誤差數據E可以表示為：

(2)

它們分別表示了上一位接收數據值為-1(SWclk=1，高電平)和+1(SWclk=0，低電平)2種情況下得到的當前接收數據位所對應的誤差值.誤差數據比較器采樣得到的誤差數據是其輸入端信號Vsum±VH1再減去平均幅值電壓VP后得到的判決結果，因此在基于碼形檢測SS-LMS算法對均衡器的控制中，只有接收數據D的本位數據為+1時對應的誤差數據才能有效.

2.3 基于碼型檢測SS-LMS的自適應算法

如圖6所示，DESER解串后的D路與E路并行數據被送至CTLE FSM與DFE FSM中，產生CTLE并聯(lián)電阻控制碼與DFE電壓控制碼，分別用于控制CTLE的零點頻率與DFE抽頭系數.根據2.2節(jié)的分析，接收數據D的控制碼型的選擇由SWclk與前一位接收數據共同決定.

(1)H2～H7電壓控制碼的控制碼型和抽頭系數的迭代計算

圖11所示為n時刻時H2抽頭電壓控制碼DACH2的控制碼型.由于只有在接收數據D的本位數據d0為+1時對應的誤差數據才有效，同時SWclk=0選擇本位前一位數據d-1=+1，因此在SWclk=0時D路數據碼型選擇{d-1，d0}={+1，+1}.在檢測出這種碼型的前提下，通過比較本位前第2位接收數據d-2與本位誤差數據e0的值，并乘以迭代步長μ，得到本次H2抽頭系數的修正因子μ·e0·d-2.然后使用SS-LMS的迭代公式計算得到本次迭代計算后的DACH2碼值:

DACH2(n+1)=DACH2(n)+μ·e0·d-2.

(3)

同理，當SWclk=1時，選擇數據碼型時將本位數據與前一位數據的值固定為{d-1，d0}={-1，+1}，并在得到的碼型基礎上比較d-2與e0得到修正因子并進行迭代計算.DACH3～DACH7的控制碼型的選擇與抽頭系數的迭代計算過程與DACH2相同.

圖11 H2抽頭的數據碼型Fig.11 The data pattern of H2 tap

(2)VP控制碼的控制碼型與H1系數的迭代計算

根據1.3節(jié)所述，改進的SS-LMS算法采用平均差分幅值VP和符號化后的接收數據D的乘積作為近似標準數據，代替標準數據d(n).在本文的DFE電路設計中，由于E路數據是通過SWclk的高/低電平分別控制差分輸入信號加/減VH1，因此為有效獲得差分電平的平均幅值，將VP電壓控制碼DACVP分為DACVP0和DACVP12個值，分別用于表示前一位數據為+1或-1時本位數據所對應的輸入差分電壓的大小.在本文的DFE電路設計中，采用前位數據的碼型來分別控制DACVP0和DACVP1的迭代計算.

圖12 VP的控制數據碼型Fig.12 The data pattern of VP

圖12所示為DACVP的數據碼型與SWclk之間的關系.當SWclk=0，檢測得到的有效數據碼型中，本位數據與前1位數據的值被固定為{d-1，d0}={+1，+1}(誤差比較器選擇輸入信號減去VH1).此種情況下，通過比較本位接收數據d0與本位誤差數據e0可得到DACVP0的修正因子，并疊加到DACVP0上得到更新碼值，此時DACVP1的值保持不變，DACVP選擇DACVP0作為輸出，其計算如公式(4)所示:

(4)

其中φ是修正因子的步長.同樣，當SWclk=1時，選擇數據碼型{d-1，d0}={-1，+1}，DACVP0保持不變、DACVP1迭代更新并輸出.通過這種方式，分別用于表示前一位數據為+1或-1時本位數據所對應的輸入差分電壓的大小，因此使用DACVP0和DACVP1的差值正好為1UI時間的ISI后標分量大小的2倍，此差值被用于迭代計算H1抽頭系數值DACH1:

DACH1(n+1)=DACH1(n)+k·sign[VP0(n)-VP1(n)]，

(5)

其中k為迭代計算的步長.

(3) CTLE的控制碼型和系數的迭代計算

CTLE的并聯(lián)電阻控制碼同樣使用基于碼型檢測的SS-LMS算法來自適應控制，控制碼型的選擇與DFE的H2～H7抽頭方式相同，使用符號化后的接收數據D的本位與前一位數據.與DFEH2～H7抽頭的區(qū)別在于修正因子的計算: CTLE主要用于消除ISI的長拖尾后標分量和前標分量，因此在從接收數據D中得到CTLE的控制碼型后，使用本位數據前大于7位(在使用7-tap DFE的情況下)的前位數據與e0進行比較，并將比較得到的結果求和得到控制CTLE參數變化的修正因子，用以控制CTLE的幅頻響應.本文的設計中使用了本位前第8位到第20位數據之和來計算得到修正因子，通過此修正因子迭代計算CTLE外部控制碼R的值，控制CTLE的退化電阻值及其幅頻特性，迭代公式與H2的迭代公式類似:

(6)

其中γ為每次迭代步長.

2.4 DFE & CTLE FSM的設計實現(xiàn)

根據2.3節(jié)的討論，包括DFE的7個抽頭系數值、輸入信號參考電壓以及CTLE負反饋并聯(lián)電阻系數，所有的均衡器系數迭代變化的過程都分成兩個部分: 每次迭代的修正因子的計算，以及系數的累加.因此在對SS-LMS的實現(xiàn)主要分成對應的兩部分.圖13所示為DFE+CTLE FSM的實現(xiàn)框圖.每個系數都對應到VOTE和counter 2個系數控制模塊.對并行數據D中的每一位數據，VOTE模塊首先檢查需要的數據碼型，在此碼型基礎上計算得到在對應增加或減小的指示信號，并求和計算得到每個時鐘周期數據的變化步長.例如在第n個抽頭系數VOTE模塊中，每個時鐘周期接收20位寬的并行數據，對20位數據中每一位進行碼型檢測，檢測到6個所需要的數據碼型，其中4個計算結果得到e0·d-n值為+1，2個計算結果值為-1，因此在這個周期計算得到的變化步長結果為StepHn=-1×2+1×4=+2，此值使用6位寬的數據表示并送往累加器(counter)輸入.在counter中，6位寬的Step首先經過移位器(“<<”)進行算數左移操作，并將其位寬拓展為20位寬，位移數量可配置為0～14來控制SS-LMS公式修正因子中的步長大小.將移位后的步長值存于寄存器中，與上一次迭代計算的均衡器系數結果輸入到加法器中得到新的累加結果，新的累加結果存入寄存器中用于下一次迭代計算，同時給到輸出移位器(“>>”)中進行邏輯右移，最終高位部分作為均衡控制碼被輸出到DFE抽頭系數DAC陣列中或者是CTLE中.如圖13（@@@450頁）所示在對DACVP的處理中，使用開關時鐘SWclk作為DACVP0和DACVP12個counter模塊的控制信號接在使能端，來控制DACVP0和DACVP1分時變化，同時將其輸出到H1的比較模塊CMP中得到DACH1迭代變化方向并進行累加.

圖13 DFE和CTLE FSM結構框圖Fig.13 The block diagram of DFE and CTLE FSM

3 測試結果

本文設計和實現(xiàn)的自適應接收器采用TSMC 28nm工藝完成流片，其物理版圖如圖14（@@@450頁）所示，整個接收器的面積為0.55mm×0.40mm=0.22mm2.

圖15（@@@450頁）所示為本接收器的性能評估測試平臺.高速串行的PRBS-7測試序列由誤碼儀(Bit Error Ratio Tester, BERT)產生，并由BERT調節(jié)產生0～-25dB的半波特率衰減來模擬不同類型和長度的背板信道，最后用本文的接收器完成高速串行信號的接收.PC上位機通過RS-232接口與接收測試板連接，用于芯片內部寄存器的配置與監(jiān)測，以及得到均衡器的眼圖掃描信號.

圖14 接收器芯片物理版圖Fig.14 Photograph of receiver die

圖15 性能評估測試平臺Fig.15 Performance evaluation platform

實驗中，使用BERT分別產生-15dB與-25dB 2種不同半波特率衰減、數據率為12.5Gb/s的高速串行數據序列，分別模擬12.5Gb/s數據通過60cm與90cm 2種不同長度背板金屬線的信道衰減.圖16(a)所示為經過-15dB信道衰減后的信號眼圖，可以看到由于ISI的影響眼圖已基本閉合，圖16(b)所示為使用本文自適應均衡接收器，在所有均衡器系數收斂后由接收器內部眼圖掃描電路得到的均衡后信號眼圖.圖16(c)所示為經過-25dB信道衰減后的信號眼圖，較圖16(a)其信號質量更差，圖16(d)所示為使用本文自適應均衡接收器得到的信號眼圖.圖16(b)和圖16(d)中經均衡后的信號眼圖的垂直眼高與水平眼寬分別達到了105mV/0.6UI與40mV/0.4UI，同時收斂后的數據接收誤碼率均在10-12以下，表明本文改進和設計實現(xiàn)的自適應均衡接收器可以很好地自適應于0～-25dB的多種不同衰減程度的信道，實現(xiàn)12.5Gb/s高速數據的自適應均衡接收.

圖16 不同信道衰減后以及均衡后的眼圖Fig.16 Eye diagrams of signal in different channel loss and equalization

圖17給出了接收-25dB信道損耗的12.5Gb/s PRBS-7測試序列，接收器均衡器各個參數隨接收數據變化的自適應收斂曲線.圖17(a)所示為DFE的H2～H7抽頭所對應的DAC碼值DACH2～DACH7以及CTLE的均衡碼值RCTLE的收斂曲線.圖17(b)所示為VPDAC碼值DACVP以及DFEH1抽頭系數DACH1的收斂曲線.可以看到所有的系數值收斂并穩(wěn)定，一共使用了2×105UI個數據.收斂后，測量得到的誤碼率小于10-12.

圖17 均衡器系數收斂曲線Fig.17 Measured convergence curve of equalizer coefficients

表1給出了本文設計的自適應均衡接收器與其他高速接收器模塊的比較.可以看到，在工藝接近的情況下，本文接收器與文獻[14]和文獻[15]相比，最高數據接收率更高；同時，本文基于碼型檢測SS-LMS算法實現(xiàn)的自適應均衡器在接收2×105UI數據內得到了所有系數的收斂，相較文獻[11]在收斂速度上有明顯的提升.

表1 接收器性能比較

a僅包含DFE均衡器部分；b包含發(fā)送端的均衡在內.

4 結 語

本文提出了一種基于碼型檢測SS-LMS算法自適應匹配和調整均衡器參數的新型高速串行接收器設計，采用CTLE和DFE均衡濾波器的組合設計，通過基于碼型檢測的SS-LMS自適應算法對DFE的7個抽頭系數、輸入信號參考電壓以及CTLE負反饋并聯(lián)電阻的自適應動態(tài)調節(jié)，實現(xiàn)了對信道和傳輸環(huán)境的快速、自適應的動態(tài)補償，有效地消除了ISI的前標分量、后標分量以及長拖尾的后標分量，實現(xiàn)了高速串行數據信號的準確接收.同時，設計中所采用的半速率7抽頭的DFE結構，有效地緩解了DFE中關鍵路徑的時序要求，提高了接收器的最高工作頻率.本文基于碼型檢測SS-LMS算法提出和設計實現(xiàn)的高速自適應均衡接收器在TSMC 28nm CMOS工藝下完成流片，芯片測試結果表明，在最高12.5Gb/s串行接收速率下，本文設計和實現(xiàn)的自適應均衡接收器，在半波特率6.25GHz、-25dB信道損耗的條件下，可以在2×105UI內獲得均衡器系數的快速收斂和穩(wěn)定，所有均衡器系數收斂后的接收誤碼率小于10-12.