張 鵬，謝 銳，殷俊紅

（中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原030051）

隨著電子產(chǎn)業(yè)的飛速發(fā)展， 數(shù)據(jù)的傳輸速度、存儲(chǔ)容量均在不斷提高。 傳統(tǒng)的數(shù)據(jù)采集存儲(chǔ)系統(tǒng)在速率和容量上已經(jīng)不能滿足用戶需求，對(duì)高頻信號(hào)采集存儲(chǔ)設(shè)備的研發(fā)提出了新要求。 目前市場(chǎng)上雖然銷售許多采樣率高、 存儲(chǔ)量也大的存儲(chǔ)產(chǎn)品，但是他們多數(shù)針對(duì)性強(qiáng)， 是為專門應(yīng)用領(lǐng)域研發(fā)，實(shí)時(shí)性和通用性差，成本也高，而且系統(tǒng)功耗和體積較大[1-3]。 所以針對(duì)高頻信號(hào)的高速率、大容量、低功耗、小體積等要求，研制新型的高速采集存儲(chǔ)裝置迫切需求。

1 系統(tǒng)總體設(shè)計(jì)方案

考慮高速信號(hào)采樣策略、抗干擾設(shè)計(jì)分析以及綜合系統(tǒng)功能指標(biāo)需求，本文設(shè)計(jì)系統(tǒng)選用集成度高、低功耗、處理速度快以及現(xiàn)場(chǎng)可升級(jí)的FPGA 作為主控邏輯單元，再結(jié)合系統(tǒng)分辨率、采樣頻率以及精度等對(duì)主要芯片選型，并設(shè)計(jì)高速A/D 轉(zhuǎn)換電路和高速eMMC 存儲(chǔ)電路，從而完成數(shù)據(jù)的采集存儲(chǔ)。 如圖1 所示為系統(tǒng)整體結(jié)構(gòu)框圖。

圖1 系統(tǒng)結(jié)構(gòu)框圖Fig.1 System structure diagram

系統(tǒng)工作流程： 系統(tǒng)上電后處于待觸發(fā)狀態(tài)，當(dāng)接收到外部觸發(fā)信號(hào)后， 系統(tǒng)進(jìn)入采集狀態(tài)，為滿足A/D 轉(zhuǎn)換輸入信號(hào)的幅值要求，待測(cè)信號(hào)首先經(jīng)過衰減電路， 再經(jīng)差分電路后轉(zhuǎn)換為高速LVDS信號(hào)并送至A/D 轉(zhuǎn)換芯片，A/D 轉(zhuǎn)換后輸出的數(shù)字信號(hào)經(jīng)FPGA 處理后寫入內(nèi)部FIFO 緩存， 為使采集到的數(shù)據(jù)不易掉電丟失，一次采集結(jié)束后再將緩存數(shù)據(jù)全部轉(zhuǎn)存至eMMC， 此時(shí)完成一次完整的采集存儲(chǔ)。 再用USB3.0 將回收裝置與計(jì)算機(jī)連接，利用讀數(shù)軟件將數(shù)據(jù)信號(hào)讀取到LabVIEW 上位機(jī)進(jìn)行顯示，并完成進(jìn)一步的數(shù)據(jù)分析和處理。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 衰減電路

由于待測(cè)引信編碼信號(hào)的最大幅值為6 V，最小為0 V，信號(hào)的中心頻率為30 MHz，最高頻率可達(dá)50 MHz。 而A/D 轉(zhuǎn)換電路只接收輸入為-0.3 V～2 V 的信號(hào)，故需對(duì)源輸入信號(hào)做衰減處理，結(jié)合高頻電路中電容等效特性，在衰減電路設(shè)計(jì)中我們采用示波器探頭衰減原理[1]，衰減電路原理如圖2所示。

由圖2 可知，IN 為被測(cè)信號(hào)輸入端，OUT 為衰減后信號(hào)輸出端， 可通過調(diào)節(jié)電阻R1和R2的分壓來(lái)實(shí)現(xiàn)對(duì)輸入信號(hào)的衰減。 由于篇幅有限對(duì)電路的分壓比分析不再贅述。 經(jīng)過仿真分析，本文設(shè)計(jì)中R=9 MΩ，C=8 pF，R2=1 MΩ，C2=72 pF。

圖2 衰減電路模型Fig.2 Attenuation circuit model

2.2 信號(hào)差分化

由上述可知衰減后的信號(hào)仍為單端模擬信號(hào)，所以必須對(duì)其差分化后才能送至后級(jí)A/D 轉(zhuǎn)換器。對(duì)比變壓器耦合配置和利用集成信號(hào)調(diào)理芯片實(shí)現(xiàn)信號(hào)差分化的方式，考慮到噪聲引入，A/D 轉(zhuǎn)換的可靠性與準(zhǔn)確性以及信號(hào)采集的完整性，本文選用集成調(diào)理芯片AD8138 實(shí)現(xiàn)輸入信號(hào)的差分化，其內(nèi)部結(jié)構(gòu)獨(dú)特， 具有反饋特性， 而且采用專門的XFCB 雙極性制造工藝，諧波失真度非常低[4-5]。如圖3 所示為AD8138 差分化原理圖。

圖3 信號(hào)差分化原理圖Fig.3 Schematic diagram of signal differential differentiation

由圖可知噪聲增益為

若輸入信號(hào)無(wú)阻抗，則R4=R5=R6=R7，圖中R10和R11是為了增益補(bǔ)償。

2.3 高速A/D 采集電路設(shè)計(jì)

在采集存儲(chǔ)電路中，A/D 轉(zhuǎn)換電路是關(guān)鍵部分，芯片選型尤為重要，本文選的AD9484 是一款8位的單通道高速ADC 芯片[7]，其最高轉(zhuǎn)換速率可達(dá)500 Msps， 而且功耗超低， 動(dòng)態(tài)特性較高， 輸出為L(zhǎng)VDS 數(shù)字差分信號(hào)。 考慮到系統(tǒng)低功耗要求以及低成本問題，AD9484 的輸入時(shí)鐘由FPGA 通過內(nèi)部鎖相環(huán)PLL 產(chǎn)生送至FPGA 的LVDS I/O 接口輸出提供。如圖4 所示為AD9484 的時(shí)序圖，如圖5 所示為AD9484 的外圍配置原理圖。

圖4 AD9484 的時(shí)序圖Fig.4 Sequence diagram of the AD9484

圖5 AD9484 原理圖Fig.5 Principle diagram of the AD9484

由圖可知，完成一次模數(shù)轉(zhuǎn)換需要16 個(gè)時(shí)鐘周期。 DCO±是2 個(gè)數(shù)據(jù)時(shí)鐘輸出引腳，上升沿有效，其作用是將輸出數(shù)據(jù)同步傳輸至FPGA 做進(jìn)一步處理。

2.4 eMMC 存儲(chǔ)電路設(shè)計(jì)

存儲(chǔ)介質(zhì)是采集存儲(chǔ)裝置的另一關(guān)鍵部分，目前存儲(chǔ)介質(zhì)種類很多，對(duì)比考慮器件成本、品質(zhì)，讀寫速度以及容量等因素[6，8，12]，本文選擇美國(guó)鎂光公司的eMMC5.0 芯片作為本系統(tǒng)存儲(chǔ)介質(zhì)， 型號(hào)為MTFC4GACAJCN1， 最高寫入/讀取速度為14/160 MB/s。為提高數(shù)據(jù)的讀寫速度，本文采用2 片eMMC級(jí)聯(lián)， 將數(shù)據(jù)位擴(kuò)展至16 位。 如圖6 所示為單片eMMC 的原理圖。

圖6 eMMC 原理圖Fig.6 Principle diagram of the eMMC

3 主控電路設(shè)計(jì)

本系統(tǒng)選用廣泛應(yīng)用于設(shè)備控制領(lǐng)域的FPGA作為主控芯片，其內(nèi)部邏輯資源豐富，編程靈活多樣，易操作，且內(nèi)部采用并行執(zhí)行結(jié)構(gòu)[11]，在處理不同事件時(shí)不會(huì)出現(xiàn)資源競(jìng)爭(zhēng)。 依據(jù)系統(tǒng)對(duì)最大時(shí)鐘頻率，用戶自定義I/O 數(shù)量，邏輯資源，功耗以及成本等多種因素，選擇賽琳斯公司的Spartan—6 系列的FPGA 為主控芯片，具體型號(hào)為XC6SLX25-CSG324?？紤]到調(diào)試和數(shù)據(jù)掉電不丟失問題，系統(tǒng)采用JTAG和MAster Serial/SPI 2 種配置方式，配置芯片為XCF04SVO20C[9-10]。系統(tǒng)整體的功能實(shí)現(xiàn)是在硬件電路模塊的基礎(chǔ)上，通過VHDL 硬件描述語(yǔ)言和FPGA內(nèi)部集成的IP 核來(lái)實(shí)現(xiàn)的，邏輯框圖如圖7 所示。

圖7 系統(tǒng)邏輯框圖Fig.7 System logic block diagram

由圖可知，F(xiàn)PGA 接收來(lái)自外部LVDS 數(shù)據(jù)信號(hào)，時(shí)鐘輸入信號(hào)，電源開關(guān)以及外部觸發(fā)信號(hào)，然后在FPGA 控制下，數(shù)據(jù)先緩存在內(nèi)部FIFO，完成采集后將數(shù)據(jù)再讀取到eMMC 中存儲(chǔ)。

4 系統(tǒng)測(cè)試與驗(yàn)證

圖8 所示為系統(tǒng)測(cè)試流程。

圖8 系統(tǒng)測(cè)試流程Fig.8 System test flow chart

圖9所示為示波器顯示源高頻動(dòng)態(tài)編碼信號(hào)，圖10 為系統(tǒng)標(biāo)定后采集到的實(shí)測(cè)高頻動(dòng)態(tài)編碼信號(hào)。

圖9 示波器源高頻動(dòng)態(tài)編碼信號(hào)Fig.9 Oscilloscope source high frequency dynamic coding signal

對(duì)比可知，兩波形基本一致，經(jīng)計(jì)算，相鄰窄波距離為1 μs，基本還原了原始信號(hào)。

5 結(jié)語(yǔ)

本文設(shè)計(jì)的高速采集存儲(chǔ)系統(tǒng)，針對(duì)高頻信號(hào)特征，對(duì)其進(jìn)行幅值衰減，信號(hào)差分化以減小誤差，提高抗擾能力。 再對(duì)關(guān)鍵采集、存儲(chǔ)和控制芯片綜合選型并完成電路設(shè)計(jì)。 使用FPGA 實(shí)現(xiàn)高速時(shí)序邏輯控制，數(shù)據(jù)的緩存，保證了數(shù)據(jù)的完整性。 經(jīng)實(shí)測(cè)實(shí)驗(yàn)驗(yàn)證，本系統(tǒng)采樣率高達(dá)500 Msps，且能穩(wěn)定采集，信號(hào)完整性良好，滿足設(shè)計(jì)要求，可用于高頻動(dòng)態(tài)編碼信號(hào)的測(cè)試。

圖10 本文系統(tǒng)實(shí)測(cè)高頻動(dòng)態(tài)編碼信號(hào)Fig.10 High frequency dynamic coding signal measured by the system in this paper