馮紅東，武新軍，李 威

(華中科技大學機械科學與工程學院，湖北武漢 430074)

0 引言

脈沖渦流檢測技術是當前無損檢測領域的研究熱點之一，單次檢測能夠獲取金屬構件多層次信息，同時具有電磁非接觸耦合的特點，是一種快速不停機大面積檢測技術[1]。脈沖渦流檢測激勵源是脈沖渦流檢測儀器的關鍵組成部分，用于產生激勵信號，并經過功率放大后加載到傳感器的激勵線圈中，從而在被檢試件中感應出渦流，渦流引起的磁場變化被接收線圈轉換為電信號輸出[2]。激勵源性能直接關系到脈沖渦流檢測信號質量，為提高檢測靈敏度，需要高性能激勵源。

直接數字頻率合成(direct digital synthesizer，DDS)技術是一種從相位角度出發(fā)的全數字化頻率合成技術，具有分辨率高、頻率切換時間快、能輸出任意波形等優(yōu)點，在通信、測試、儀器儀表等領域得到了廣泛應用[3]。本文在DDS原理的基礎上，開發(fā)了一款以FPGA為核心的高性能脈沖渦流激勵源，該激勵源能夠實現正負方波輸出，幅值、頻率、占空比和邊沿時間連續(xù)可調。其中，頻率范圍為0.02～2 Hz，邊沿時間范圍為1～10 ms，占空比范圍為1%～50%，能滿足脈沖渦流檢測對激勵源的要求。

1 脈沖渦流檢測激勵源組成

脈沖渦流檢測激勵源的原理框圖如圖1所示，其主要由USB、FPGA、DAC等模塊組成。FPGA選用EP3C16Q240C8N器件，具有15 408個LEs，240個管腳，最多支持4個PLL，56個M9K RAM塊，高達516 096 bits；數模轉換器采用AD9744芯片，它是一款高性能、低功耗的CMOS數模轉換器，14位分辨率，最大刷新率165 MSPS。由于AD9744是一款差分輸出電流型DAC，需要利用差分轉單端、電流轉電壓電路將其輸出轉化為單端電壓信號。在此采用電壓反饋運放AD8047和軌到軌運算放大器ADA4895來實現差分轉單端、電流轉電壓電路。

圖1 激勵源硬件結構

2 脈沖渦流檢測激勵源實現

2.1 DDS基本原理

DDS是從相位角度出發(fā)的全數字結構頻率合成技術，如圖2所示，其主要由參考時鐘、相位累加器、波形存儲器、數模轉換器和低通濾波器組成[4]。其中，fc為參考時鐘；K為頻率控制字；N為相位累加器的位數，其決定了輸出信號的頻率分辨率；A為波形儲存器的地址位數，決定波形存儲器的存儲深度；D為波形存儲器的數據位字長及DAC的位數，決定了幅值分辨率；fo為輸出信號頻率。

圖2 DDS功能結構圖

DDS開始工作之后，在fc作用下，相位累加器將頻率控制字K與上一次累加結構進行累加保存，其輸出為二進制相位碼，用于對波形存儲器的尋址，在溢出之前，相位累加器的輸出為一個以K為步長的線性增長序列。相位累加器的輸出相位碼為波形存儲器的地址輸入，從而完成相位-幅度的轉換。該幅度碼經過DAC轉換為階梯波形，經過低通濾波后變成模擬波輸出[5]，輸出信號頻率如式(1)所示。

(1)

2.2 DDS邏輯開發(fā)

基于DDS技術原理，采用Verilog HDL語言實現相位累加器、相位轉換模塊和波形存儲器的設計，借助SOPC技術生成波形存儲器中正負方波的相位-幅值數據。

2.2.1 相位累加器設計

相位累加器是DDS系統(tǒng)中最關鍵的結構，由圖2所示，其由N位的加法器和寄存器構成，加法器用于求和，寄存器用于保存求和結果。相位累加器在fc作用下，完成對K的累加，因而相位累加器輸出可認為是一個以K為步長的線性增長序列，并且由于溢出會呈現周期性。相位累加器的輸出為有效尋址，其有效地址個數也代表了一個激勵波形周期內的數據點數。為了盡可能降低相位截斷誤差的影響，A的取值一般等于或稍大于DAC的位數加2[6]。本文選用的DAC為AD9744芯片，14位分辨率，在此將相位累加器的輸出位寬設為17位，這樣一個激勵周期中相位累加器的輸出結果中有131 072個有效尋址，正負方波波形中也有131 072個數據點。同時，本文設計的參考時鐘fc=100 MHz，結合激勵波形的頻率范圍為0.02～2 Hz。根據式(1)，同時為了增大步進的最小分辨率，將相位累加器位數N設置為36，此時DDS能夠輸出的最小頻率分辨率為0.001 5 Hz，能夠滿足系統(tǒng)設計的要求。相位累加器例化元件如圖3所示。

圖3 相位累加器例化元件

在圖3(b)中，i_DDS_FRE_A用于設置頻率控制字K，32位寬；i_clk是時鐘信號，頻率為100 MHz，當輸出使能信號有效時即i_COMMAND置為高電平，在時鐘i_clk上升沿，相位累加器進行累加，每次累加K，輸出為截斷之后的高17位二進制相位碼，可以保證每個波形周期中的有效查找地址數量為217=131 072個，這樣進行不停地累加和查表，輸出波形具有連續(xù)性。其仿真結果如圖4所示。

圖4 相位累加器仿真圖

2.2.2 波形存儲器設計

波形存儲器用于存儲離散化的相位-幅值數據，實現相位-幅度轉換。波形存儲器的地址位數A決定了波形存儲器的存儲深度，字長等于DAC芯片的位數D。A的取值過大，會極大增加波形存儲器的絕對容量，使設計成本提高，功耗增大；而A的取值過小，又會導致信號中雜散嚴重，頻率穩(wěn)定性較差。根據相位累加器的輸出設計，A的取值設為17，這樣波形存儲器的存儲容量大小為217×14=1 835 008 bits。而本文選用的FPGA為EP3C16Q240C8N，其含有56個M9K RAM塊，大小為516 096 bits，不滿足設計要求。有兩種解決辦法：增加外部大容量SRAM芯片，但需要改動硬件電路，增加系統(tǒng)功耗，結構復雜；利用壓縮存儲的方法，減小波形存儲器的絕對容量，該方法實現時較靈活方便，需要根據波形不同來進行調整。綜合考慮選用第2種方法，通過對正負方波激勵信號的分析，采用壓縮存儲數據來等效增大波形存儲器數據有效尋址位，正負方波信號示意圖如圖5所示。

圖5 正負方波激勵信號示意圖

假設第1階段包含n1個數據點，第2階段包括n2個數據點，第3階段包含n3個數據點，從而可以得出第4、6、8階段也分別包含n2個數據點，第5階段包含n1個數據點，第7階段包含n3個數據點，數據點總數量為217=131 072個，離散化的波形可采用分段函數的形式來表達，如式(2)所示。進一步分析，第1、5階段各有n1個數據點，各數據點相位不同，幅值相同，可用一個數據值來表示；在第2、4階段，各數據點相位不同，幅值也不相同，但由于對稱性，可采用其中一個階段數據來表示；其他階段數據亦是如此，這樣存儲相位-幅值數據可以顯著節(jié)省波形存儲器的絕對容量?；诖?，本文采用數據壓縮的方法來存儲波形數據，具體存儲順序為，1個低電平點數據0，正方波上升沿全部n2個數據點，1個正的高電平點數據b，1個低電平點數據0，負方波下降沿全部數據點n2個，1個負的高電平點數據-b，總共為2×n2+4個數據，顯著壓縮了存儲空間。

(2)

根據前述提出的激勵信號波形參數可以計算出一個方波邊沿對應的最大點數為217×10/500≈2 622，兩個邊沿點數為5 244，因此可將本文波形存儲器的大小設為213=8 192≥5 248，滿足設計要求。采用IP核設計方法將FPGA內部RAM塊配置成ROM或RAM形式，文中配置成RAM形式，地址線13位，數據線14位，可以方便地更新其中的相位-幅值數據，生成參數可調的正負方波。波形存儲器如圖6所示。

圖6 波形存儲器

2.2.3 相位轉換模塊

根據波形存儲器和相位累加器的結構設計，相位累加的輸出并不能直接用于波形存儲器的尋址，否則會造成相位截斷，波形失真。為了確保一個周期內包含131 072個數據點的設計要求，需要在相位累加器和波形存儲器之間加入一個相位轉換模塊，將相位累加器17位寬輸出轉換為13位寬。該轉換過程中不能改變相位累加器尋址個數和尋址速度，相位轉換模塊如圖7所示。

圖7 相位轉換模塊

2.2.4 波形數據生成

根據對波形存儲器的分析可知，波形存儲器中存儲激勵波形的相位-幅值數據。為能夠實現占空比、幅值、邊沿時間等參數可調的需求，波形存儲器中的數據必須能夠得到及時更新。波形數據的來源通常有3種：上位機生成，然后通過USB寫入DDS的波形存儲器；設置若干個波形存儲器存儲不同的波形數據，然后切換來改變激勵波形；在FPGA內部例化一個波形生成器，通過相應的參數生成波形數據。綜合比較上述3種方案，本文選用第3種方案，借助SOPC技術可以方便地設計出正負方波的波形函數，完成波形數據的生成。本文設計的波形存儲器的存儲深度為8 192點，用來保存2個低電平點、2個高電平點、1個正方波的上升沿波形數據和1個負方波的下降沿波形數據。根據頻率、占空比、幅值和邊沿時間可以計算出邊沿中含有的數據點個數及數據值，例如頻率0.2 Hz，邊沿時間10 ms，占空比50%，可以計算得到周期T=5 000 ms，邊沿時間10 ms對應的點數131 072×10/5 000=262，進而可采用一次函數計算出方波邊沿的相位-幅值數據。本文設計時采用上位機由波形參數計算出各階段對應的點數傳遞給下位機，下位機根據點數和幅值就可以生成相應的波形數據，然后寫入波形存儲器。

2.3 上位機軟件開發(fā)

利用VS2013開發(fā)環(huán)境在計算機編寫上位機軟件，通過USB2.0實現上位機和FPGA之間的數據傳輸，上位機界面包含了顯示區(qū)和按鈕區(qū)，用于可視化信息的選擇與輸入，如圖8所示。操作者可以輸入信號的頻率、幅值、邊沿時間、占空比等具體信息，上位機將這些信息轉化為下位機可以識別的指令，通過USB2.0傳輸到FPGA中。

圖8 上位機界面

3 激勵源功能測試

脈沖渦流檢測激勵源具有幅值、頻率、占空比、邊沿時間連續(xù)可調的功能，設計中搭建了測試平臺對功能進行了驗證。利用HDO 4054數字示波器來觀察波形各項參數，分別對激勵波形的幅值、頻率、占空比、邊沿時間進行測試，觀察輸出波形質量。實際檢測中常用激勵頻率為0.2 Hz，方波占空比50%，邊沿時間1 ms，通過示波器觀察到波形如圖9所示，可以看出，方波波形正常，穩(wěn)定，無明顯毛刺。

圖9 正負方波激勵信號

圖10 實驗平臺

為了進一步檢測激勵源實際性能，結合其他電路和儀器搭建實驗平臺，檢測激勵源在實際檢測的性能。實驗平臺布置如圖10所示，包括計算機、激勵源、采集卡、前置濾波放大器、±12 V線性電源、數字示波器、BP4610雙極性功率放大器、檢測傳感器、階梯試板等。其中，試板的材料為16MnR，規(guī)格為33 mm×18.5 mm，壁厚分別為10 mm、8 mm。

將檢測傳感器分別放置于16MnR階梯試板的8 mm、10 mm處，16MnR階梯試板的檢測信號如圖11所示。從圖中可以看出，16MnR階梯試板的8 mm和10 mm壁厚能夠清晰區(qū)分。因此，本文所研制的激勵源能夠生成具有一定頻率和占空比的正負方波激勵信號，符合設計目標，滿足脈沖渦流檢測需求。

圖11 16MnR階梯試板檢測信號

4 結束語

本文利用DDS技術的優(yōu)點和FPGA技術，開發(fā)了一種用于脈沖渦流檢測的高性能激勵源，能夠產生高質量的正負方波激勵信號，滿足檢測需求。工作時，上位機通過USB2.0完成對下位機的控制，包括波形參數設置、激勵控制等，上位機界面友好，便于操作；下位機體積小，功耗低，性能穩(wěn)定；上位機只需向下位機發(fā)送正確的控制命令，便可得到需要的正負方波激勵信號。對激勵源的功能測試表明，系統(tǒng)可以實現頻率、占空比、幅值、邊沿時間等參數的連續(xù)調節(jié)，系統(tǒng)輸出的激勵信號頻率穩(wěn)定性好、分辨率高、切換速度快，能夠很好地滿足脈沖渦流檢測的需求。