于志成 莊樹峰 劉濤 王洋 楊秉新

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面向航天應(yīng)用的高可靠性FPGA動(dòng)態(tài)局部重構(gòu)

于志成1,2莊樹峰3劉濤1王洋1楊秉新1

（1 北京空間機(jī)電研究所，北京 100094） （2 先進(jìn)光學(xué)遙感技術(shù)北京市重點(diǎn)實(shí)驗(yàn)室，北京 100094） （3北京自動(dòng)化控制設(shè)備研究所，北京 100074）

在航天應(yīng)用中，F(xiàn)PGA的單粒子翻轉(zhuǎn)是影響航天器功能和壽命的重要因素，目前，部分航天產(chǎn)品使用定時(shí)重加載的方式避免單粒子效應(yīng)的積累和影響，但是重加載的過程會(huì)導(dǎo)致全部FPGA邏輯中斷，極大影響航天器功能的持續(xù)性。因此，文章提出了一種適用于航天的FPGA動(dòng)態(tài)局部重配置系統(tǒng)，在闡述了FPGA動(dòng)態(tài)局部重配置技術(shù)的原理和航天應(yīng)用前景后，詳細(xì)說明了其設(shè)計(jì)流程、硬件電路板架構(gòu)和控制軟件框圖。通過板級(jí)試驗(yàn)驗(yàn)證了系統(tǒng)功能，采用示波器對(duì)結(jié)果進(jìn)行了測試，證明該系統(tǒng)設(shè)計(jì)的高可靠性。FPGA動(dòng)態(tài)局部重配置技術(shù)，既提高了FPGA的可靠性，又保證了FPGA部分關(guān)鍵功能的持續(xù)性。

單粒子效應(yīng) 現(xiàn)場可編程門陣列 局部重配置 可靠性 航天遙感

0 引言

FPGA動(dòng)態(tài)部分可重構(gòu)技術(shù)可以實(shí)現(xiàn)系統(tǒng)運(yùn)行時(shí)FPGA內(nèi)部邏輯資源的時(shí)分復(fù)用。動(dòng)態(tài)可重構(gòu)FPGA對(duì)全局或者局部的邏輯資源采用動(dòng)態(tài)重構(gòu)，從而產(chǎn)生需要的時(shí)序邏輯。對(duì)于SRAM型FPGA，通常都是通過對(duì)SRAM單元進(jìn)行用戶化，從而實(shí)現(xiàn)用戶邏輯[1]。在綜合時(shí)，有兩種情況會(huì)導(dǎo)致FPGA的組合邏輯受到干擾，分別是LUT單元的某一位發(fā)生了翻轉(zhuǎn)以及控制布線單元的某一位發(fā)生了翻轉(zhuǎn)。當(dāng)LUT單元的某一位翻轉(zhuǎn)時(shí)，所有的組合邏輯就會(huì)發(fā)生改變，在這種情況下，只能重新下載配置bit文件進(jìn)行糾正。而當(dāng)控制布線單元的某一位翻轉(zhuǎn)時(shí)，就會(huì)導(dǎo)致連線的連接或者分離，也只能重新下載配置bit文件進(jìn)行糾正。因此，針對(duì)上述兩種情況，最有效的解決辦法為重配置FPGA[2-4]。然而，在航天應(yīng)用中，有些遙感器上的FPGA模塊往往不允許被中斷。因此，本文提出了一種面向航天應(yīng)用的高可靠性FPGA動(dòng)態(tài)重構(gòu)系統(tǒng)，該系統(tǒng)在保證當(dāng)前執(zhí)行程序不被中斷的前提下，具備對(duì)部分待糾正的邏輯單元重新配置的功能，并且配置過程中不會(huì)影響其它邏輯單元的工作狀態(tài)。基于局部動(dòng)態(tài)重構(gòu)技術(shù)，設(shè)計(jì)者可以引入時(shí)分復(fù)用的思想，利用有限的系統(tǒng)資源完成大規(guī)模的時(shí)序功能設(shè)計(jì)。

除此之外，目前的航天遙感器很難在軌進(jìn)行程序升級(jí)，這對(duì)其靈活性有極大限制，可在線系統(tǒng)重配置是SRAM型FPGA的應(yīng)用優(yōu)勢之一[5]。利用動(dòng)態(tài)部分重構(gòu)技術(shù)，可以實(shí)現(xiàn)衛(wèi)星在軌接收FPGA配置bit文件，在不影響其它FPGA區(qū)域的情況下，F(xiàn)PGA自動(dòng)對(duì)自己的某個(gè)預(yù)先定義好的區(qū)域進(jìn)行重配置，從而克服了航天器在軌程序升級(jí)的難題，在軌平臺(tái)資源得到了更充分的利用，節(jié)約了航天器的研發(fā)成本[6-8]。伴隨著航天領(lǐng)域的不斷發(fā)展，空間應(yīng)用環(huán)境愈發(fā)復(fù)雜，航天器的設(shè)計(jì)要求也越來越高，研發(fā)成本不斷上漲，面向航天應(yīng)用的高可靠性FPGA動(dòng)態(tài)重構(gòu)技術(shù)將會(huì)得到更為廣泛的應(yīng)用[9]。

1 基于反熔絲FPGA控制的FPGA局部動(dòng)態(tài)重配置

由于MicroBlaze在航天系統(tǒng)應(yīng)用中的種種不足，現(xiàn)急需一種可靠性更高的FPGA局部動(dòng)態(tài)重配置控制方法，反熔絲FPGA在航天中的成熟應(yīng)用是一種最佳解決方案[10-12]?？紤]到動(dòng)態(tài)局部重配置是在Xilinx官方提供的一套固有機(jī)制下來控制和操作的，目前還無法對(duì)寫入重配置數(shù)據(jù)的顆粒度進(jìn)行修改。因此，本文主要是使用FPGA通過SelectMAP接口，在符合現(xiàn)有Xilinx機(jī)制的條件下，通過FPGA軟件實(shí)現(xiàn)了對(duì)另一塊FPGA的動(dòng)態(tài)局部重配置。該方案與傳統(tǒng)的基于MicroBlaze、PPC等控制方式相比，可靠性更高，也更適合于航天應(yīng)用。本文試驗(yàn)部分也主要是針對(duì)該方案的軟硬件設(shè)計(jì)進(jìn)行功能性的驗(yàn)證，以證明其上述功能。

1.1 系統(tǒng)整體框圖

基于反熔絲FPGA控制的FPGA局部動(dòng)態(tài)重配置系統(tǒng)整體框圖如圖1所示。試驗(yàn)中使用一片控制FPGA替代反熔絲FPGA，驗(yàn)證方案的可行性，因此，系統(tǒng)中有兩片F(xiàn)PGA。控制FPGA用來向測試FPGA寫入配置數(shù)據(jù)，在控制FPGA的周圍有3片PROM和3片SRAM，分別存放全局配置數(shù)據(jù)、局部配置數(shù)據(jù)1、局部配置數(shù)據(jù)2，用PC機(jī)向控制FPGA發(fā)送指令，來控制測試FPGA的配置過程。

系統(tǒng)上電后，控制FPGA運(yùn)行，將PROM中的MCS文件讀出，并轉(zhuǎn)換成32位的并行數(shù)據(jù)儲(chǔ)存到SRAM中。存儲(chǔ)結(jié)束后，相應(yīng)的LED變亮，這時(shí)，控制FPGA等待上位機(jī)的指令。當(dāng)接收到0x03時(shí)，控制FPGA讀出SRAM1中的全局配置文件，通過SelectMAP接口，寫入到測試FPGA的配置存儲(chǔ)器中，此時(shí)測試FPGA開始工作，輸出波形；當(dāng)控制FPGA接收到0x06指令時(shí)，讀取SRAM2中的局部配置數(shù)據(jù)，通過SelectMAP接口寫入到測試FPGA的配置存儲(chǔ)器中，這時(shí)動(dòng)態(tài)模塊輸出的波形發(fā)生改變，而靜態(tài)模塊輸出波形不變；當(dāng)控制FPGA接收到0x0c指令時(shí)，讀取SRAM3中的局部配置數(shù)據(jù)，通過SelectMAP接口寫入到測試FPGA的配置存儲(chǔ)器中，此時(shí)，動(dòng)態(tài)模塊恢復(fù)為全局配置文件時(shí)的波形，靜態(tài)模塊依舊不發(fā)生變化。

圖1 系統(tǒng)整體框圖

1.2 重構(gòu)FPGA配置文件的設(shè)計(jì)和生成

按照本文所采用的設(shè)計(jì)思路，如圖2所示。將重構(gòu)FPGA內(nèi)邏輯資源區(qū)分為動(dòng)態(tài)重構(gòu)區(qū)域和靜態(tài)區(qū)域兩部分，其中，重構(gòu)區(qū)域可以隨時(shí)根據(jù)傳入的動(dòng)態(tài)局部配置數(shù)據(jù)而更新功能；靜態(tài)區(qū)域中的配置邏輯是固定不變的，其功能不受動(dòng)態(tài)區(qū)域邏輯重構(gòu)的影響。相應(yīng)的，重構(gòu)FPGA共需要一個(gè)全局配置文件和兩個(gè)動(dòng)態(tài)局部配置文件，共3個(gè)配置文件。其中，全局配置文件主要用于在系統(tǒng)上電后對(duì)整個(gè)FPGA進(jìn)行全局的功能配置，具體為在靜態(tài)區(qū)域中實(shí)現(xiàn)了一個(gè)周期為1、占空比為50%的方波，同時(shí)將重構(gòu)區(qū)域配置為周期為2的方波（同動(dòng)態(tài)局部配置文件1）；兩個(gè)動(dòng)態(tài)局部配置文件主要用于對(duì)重構(gòu)FPGA中的動(dòng)態(tài)重構(gòu)區(qū)域的功能進(jìn)行配置和升級(jí)，分別實(shí)現(xiàn)了周期為2和3的占空比為50%的方波。

圖2 配置文件功能示意

在重構(gòu)FPGA配置文件生成方面，主要采用Xilinx公司ISE開發(fā)環(huán)境中的PlanAhead工具，其優(yōu)點(diǎn)是可視化程度較高，具備手動(dòng)劃分FPGA內(nèi)部邏輯資源，并根據(jù)具體應(yīng)用需求，對(duì)劃分出的FPGA動(dòng)態(tài)可重構(gòu)區(qū)域中的各種資源進(jìn)行可重構(gòu)功能設(shè)定。具體操作步驟如下所示：

1）用ISE建立一個(gè)頂層模塊top.vhd，如圖3所示。頂層模塊中包含三個(gè)子模塊：靜態(tài)模塊S_LED、MicroBlaze處理器mb_xps和重構(gòu)模塊DPR_LED。

圖3 頂層模塊框圖

2）設(shè)計(jì)兩個(gè)可重構(gòu)模塊PRM1和PRM2。

3）建立一個(gè)PlanAhead工程，并將工程設(shè)置為局部重配置工程，將生成的各個(gè)網(wǎng)表文件以及全局約束文件添加到工程中。

4）利用PlanAhead集成的Floorplan工具手動(dòng)規(guī)劃出各個(gè)重構(gòu)區(qū)域，然后為每個(gè)重構(gòu)區(qū)域添加重構(gòu)模塊。其優(yōu)點(diǎn)是可直觀地看到各個(gè)重構(gòu)區(qū)域的資源占用情況，如果占用率達(dá)到或超過100%，則需要重新手動(dòng)規(guī)劃重構(gòu)區(qū)域。

5）運(yùn)行DRC檢測。

6）實(shí)現(xiàn)設(shè)計(jì)并產(chǎn)生比特流文件。

7）下載到電路板上調(diào)試。

通過上述操作，共生成3個(gè)配置文件：1）全局配置文件開頭部分由冗余字、同步字、校驗(yàn)復(fù)位指令、設(shè)置配置選擇寄存器、寫入數(shù)據(jù)掩碼、轉(zhuǎn)換時(shí)鐘頻率、寫芯片序列號(hào)、設(shè)置起始地址、進(jìn)入寫入配置存儲(chǔ)器狀態(tài)、設(shè)置配置數(shù)據(jù)長度等指令和數(shù)據(jù)組成。開始傳輸配置數(shù)據(jù)時(shí)，將所有配置數(shù)據(jù)寫入到FPGA后，在配置文件的結(jié)尾包含CRC校驗(yàn)、空指令、最后一幀標(biāo)識(shí)、最后一幀配置數(shù)據(jù)寫入地址、發(fā)送啟動(dòng)序列以及掩碼、校驗(yàn)指令，最后的同步指令標(biāo)識(shí)配置結(jié)束。2）與全局配置文件的結(jié)構(gòu)組成相比，動(dòng)態(tài)局部配置文件省去了轉(zhuǎn)換時(shí)鐘頻率、寫芯片序列號(hào)、設(shè)置起始地址等步驟，在數(shù)據(jù)傳輸時(shí)，僅傳輸局部配置數(shù)據(jù)，數(shù)據(jù)量相對(duì)較小。同時(shí)，在配置文件尾部數(shù)據(jù)中也省去了最后一幀地址、啟動(dòng)碼和掩碼等部分。因此，局部動(dòng)態(tài)重配置可以僅針對(duì)局部區(qū)域進(jìn)行配置的功能升級(jí)而不影響其他區(qū)域功能，所需要的時(shí)間要明顯小于全局配置的時(shí)間。在后面試驗(yàn)設(shè)計(jì)和結(jié)果分析中，將進(jìn)一步對(duì)這部分結(jié)論進(jìn)行板級(jí)試驗(yàn)驗(yàn)證。

1.3 控制FPGA軟件設(shè)計(jì)

控制FPGA用于接收串口發(fā)送來的指令，并根據(jù)指令讀取相應(yīng)SRAM中的配置數(shù)據(jù)，并通過SelectMap接口寫入到重構(gòu)FPGA中。圖4為控制FPGA軟件框圖。

圖4 控制FPGA軟件框圖

1）配置數(shù)據(jù)讀取模塊PROMSRAM。由于FPGA是基于SRAM結(jié)構(gòu)，每次掉電時(shí)，F(xiàn)PGA內(nèi)部程序都會(huì)被清空，所以需要PROM在每次上電時(shí)對(duì)FPGA進(jìn)行配置。設(shè)計(jì)中使用了3片PROM，分別存放全局配置文件、局部配置文件1和局部配置文件2，在RS232指令的控制下，讀取不同的配置文件來對(duì)測試FPGA進(jìn)行配置。如果每次都從PROM中讀取的話，由于PROM的讀取速度較慢，會(huì)嚴(yán)重影響增加測試FPGA的配置時(shí)間。為了避免這種情況，設(shè)計(jì)中使用了3片SRAM，每次上電后，由配置數(shù)據(jù)鍍膜模塊從PROM中讀取配置數(shù)據(jù)，并將數(shù)據(jù)轉(zhuǎn)換成32位并行數(shù)據(jù)存儲(chǔ)到SRAM中，這樣，每次對(duì)測試FPGA進(jìn)行配置時(shí)，直接從SRAM中讀取配置數(shù)據(jù)發(fā)送給測試FPGA，縮短了配置時(shí)間。

2）串行數(shù)據(jù)接收模塊RS232。串行接收模塊接收PC機(jī)發(fā)送來的RS232指令，并將接收到的串行指令轉(zhuǎn)為并行八位指令發(fā)送給狀態(tài)機(jī)模塊。

3）狀態(tài)機(jī)模塊STATEMACHINE。狀態(tài)機(jī)模塊是本設(shè)計(jì)的核心控制模塊，它接收串行數(shù)據(jù)接收模塊輸出的并行8位指令，根據(jù)指令，觸發(fā)相應(yīng)的配置控制模塊對(duì)測試FPGA進(jìn)行配置；配置結(jié)束后，接收配置控制模塊的配置完成標(biāo)志位，同時(shí)復(fù)位狀態(tài)機(jī)，等待下一條控制指令。

4）配置控制模塊ConfigCtrl。配置控制模塊接收到狀態(tài)機(jī)模塊發(fā)送來的控制標(biāo)志后，首先向SelectMAP接口模塊發(fā)送01指令，這條指令用于清除FPGA配置寄存器中的數(shù)據(jù)；然后開始順序讀取SRAM1中的全局配置數(shù)據(jù)，并將配置數(shù)據(jù)發(fā)送給SelectMAP32模塊，由SelectMAP32模塊向測試FPGA中寫入配置數(shù)據(jù)；配置結(jié)束后，測試FPGA的Done信號(hào)拉高，配置控制模塊檢測到此信號(hào)為高后，即產(chǎn)生配置完成信號(hào)發(fā)送給狀態(tài)機(jī)模塊。

5）局部重構(gòu)控制模塊DPRCtrl。在對(duì)測試FPGA進(jìn)行全局配置結(jié)束后，可隨時(shí)根據(jù)需要發(fā)送局部重配置指令，局部重構(gòu)控制模塊接收到狀態(tài)機(jī)模塊發(fā)送來的控制信號(hào)后，開始順序讀取SRAM中的全局配置數(shù)據(jù)，并將配置數(shù)據(jù)發(fā)送給SelectMAP32模塊，由SelectMAP32模塊向測試FPGA中寫入配置數(shù)據(jù)。在配置結(jié)束后，由于測試FPGA的DONE信號(hào)不會(huì)再變化，因此需要檢測向SelectMAP接口寫入的數(shù)據(jù)。全部數(shù)據(jù)寫入完成后，同時(shí)產(chǎn)生配置完成信號(hào)發(fā)送給狀態(tài)機(jī)模塊。

6）SelectMAP接口模塊。SelectMAP接口模塊接收配置控制模塊或局部重構(gòu)控制模塊的指令或數(shù)據(jù)，根據(jù)指令操作測試FPGA的SelectMAP接口，或者向SelectMAP接口寫入數(shù)據(jù)。

2 測試結(jié)果與分析

在設(shè)計(jì)試驗(yàn)中，使用PC電腦通過串口發(fā)送控制指令給控制FPGA，控制FPGA格局接收到的串口指令，相應(yīng)地對(duì)重構(gòu)FPGA進(jìn)行配置，改變重構(gòu)FPGA中的配置程序。同時(shí)，用示波器觀察重構(gòu)FPGA輸出的信號(hào)波形，通過波形信號(hào)的變化，驗(yàn)證本文提出的動(dòng)態(tài)可重構(gòu)系統(tǒng)的功能。

具體操作步驟如下：

1）上電后，用PC機(jī)向控制FPGA發(fā)送0x03指令，對(duì)重構(gòu)FPGA進(jìn)行全局配置。配置結(jié)束后，示波器顯示的波形如圖5所示，藍(lán)色的波形是重構(gòu)FPGA的靜態(tài)區(qū)域輸出的波形，下面的黃色波形是動(dòng)態(tài)區(qū)域輸出的波形，可以看出靜態(tài)區(qū)域和動(dòng)態(tài)區(qū)域均能輸出穩(wěn)定的、不同頻率的方波。

2）在上述輸出穩(wěn)定波形的基礎(chǔ)上，用PC機(jī)向控制FPGA發(fā)送0x06指令，接到該指令后，控制FPGA向重構(gòu)FPGA的重構(gòu)區(qū)域中寫入局部配置文件2，經(jīng)過短暫的配置過程后，重構(gòu)FPGA的重構(gòu)區(qū)域?qū)?shí)現(xiàn)局部配置文件2的相應(yīng)功能，此時(shí)，示波器輸出的波形如圖6（a）所示，從圖中可以看出經(jīng)過約560μs的短暫間隔后，F(xiàn)PGA的重構(gòu)區(qū)域更新為新的功能，而在此過程中，靜態(tài)區(qū)域輸出的信號(hào)并沒有中斷。

3）為了測試，將再次用PC機(jī)向控制FPGA發(fā)送0x0c指令，接到該指令后，控制FPGA向重構(gòu)FPGA的重構(gòu)區(qū)域中寫入局部配置文件1，經(jīng)過短暫的配置過程后，重構(gòu)FPGA的重構(gòu)區(qū)域?qū)?shí)現(xiàn)局部配置文件1的相應(yīng)功能。此時(shí)，示波器輸出的波形如圖6（b）所示，可以看出，同樣經(jīng)過約560μs的短暫間隔后，F(xiàn)PGA的重構(gòu)區(qū)域更新為新的功能，輸出新頻率的方波，在此過程中，靜態(tài)區(qū)域輸出的信號(hào)并沒有中斷。

圖5 全局配置后的波形

圖6 局部配置后的波形

經(jīng)過上述多組試驗(yàn)，果證明局部重構(gòu)的時(shí)間約為560μs。主要原因是局部配置時(shí)，配置數(shù)據(jù)的長度較小，同時(shí)配置文件的頭尾也較全局配置文件有所壓縮。另外局部重構(gòu)的時(shí)間還是會(huì)受到局部配置區(qū)域的尺寸和資源量影響，因此，在實(shí)際應(yīng)用該技術(shù)時(shí)，宜根據(jù)具體需實(shí)現(xiàn)的功能需求，劃分動(dòng)態(tài)重構(gòu)區(qū)域，保證在重構(gòu)資源可滿足設(shè)計(jì)需求的前提下，使重構(gòu)區(qū)域盡量小。

3 結(jié)束語

本文使用FPGA的動(dòng)態(tài)局部重配置技術(shù)，在FPGA里劃分一個(gè)動(dòng)態(tài)區(qū)域和靜態(tài)區(qū)域，分別輸出不同頻率的波形，然后用另一塊FPGA通過SelectMAP接口控制配置過程，最后用示波器對(duì)設(shè)計(jì)結(jié)果進(jìn)行了驗(yàn)證。結(jié)果表明，在動(dòng)態(tài)區(qū)域重新配置的過程中，靜態(tài)區(qū)域輸出的方波不受影響，功能不中斷，并且在動(dòng)態(tài)區(qū)域配置結(jié)束后，也能夠正常輸出新的波形。本文提出的設(shè)計(jì)方法驗(yàn)證了使用反熔絲邏輯芯片控制FPGA的動(dòng)態(tài)局部重配置功能的可行性，在未來的航天器電子學(xué)設(shè)計(jì)中具有較好的應(yīng)用前景。

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High Reliability FPGA Dynamic Partial Reconfiguration for Aerospace Application

YU Zhicheng1,2ZHUANG Shufeng3LIU Tao1WANG Yang1YANG Bingxin1

（1 Beijing Institute of Space Mechanics & Electricity, Beijing 100094, China） （2 Key Laboratory for Advanced Optical Remote Sensing Technology of Beijing, Beijing 100094, China） （3 Beijing Institute of Automatic Control Equipment, Beijing 100074, China）

In aerospace applications, the single event flipping of FPGA is an important factor affecting the function and lifetime of the spacecraft. At present, the time reloading method is applied to avoid the accumulation and influence of the single event effect in some of the aerospace products. However, the reloading process will lead to all FPGA logic interruptions, which greatly affects the sustainability of the spacecraft's functions. Therefore, a FPGA dynamic partial reconfiguration system for aerospace applications is proposed in this paper. The principle of FPGA dynamic partial reconfiguration technology and its prospect in space application are expounded firstly. Then the design process, the hardware circuit board architecture and the control software block diagram are described in detail. The function of the system is verified by the plate test, and the result tested by the oscilloscope demonstrates that the design of the system has high reliability. The FPGA dynamic partial reconfiguration technology proposed in this paper not only improves the reliability of the FPGA, but also ensures the sustainability of some key functions of the FPGA.

single event effect; field programmable gate array (FPGA); partial reconfiguration;reliability; space remote sensing

TN47

A

1009-8518(2019)03-0040-07

10.3969/j.issn.1009-8518.2019.03.006

于志成，男，1986年生，2012年獲哈爾濱工業(yè)大學(xué)電子與信息工程專業(yè)碩士學(xué)位，現(xiàn)在中國空間技術(shù)研究院飛行器設(shè)計(jì)專業(yè)攻讀博士學(xué)位，工程師。研究方向?yàn)楹教爝b感相機(jī)視頻電子學(xué)。Email：tony_yzc@163.com。

2018-04-08

國家重大科技專項(xiàng)工程

（編輯：王麗霞）