謝儒彬，紀旭明，吳建偉，張慶東，洪根深

（中國電子科技集團公司第五十八研究所，江蘇無錫214035）

1 引 言

隨著半導體技術(shù)的不斷發(fā)展，超大規(guī)模集成電路（Very Large Scale Integrated circuit,VLSI）的性能在過去的幾十年里提高了5 個量級，集成電路芯片不斷向小型化、高密度化和多功能化方向發(fā)展，相應地，集成度也不斷得到提升，目前的集成電路芯片己具備集成數(shù)以億計的晶體管的能力。然而與此同時，工藝尺寸的縮小也面臨著很多障礙，例如器件與電路的可靠性問題。在可靠性問題方面，靜電放電/靜電過應力（ElectrostaticDischarge/Electrical Over Stress,ESD/EOS）則是導致集成電路（Integrated Circuit,IC）失效的主要原因[1]。統(tǒng)計表明有近30%~50%的芯片失效是由ESD/EOS 導致的[2-3]。

隨著工藝特征尺寸的降低，芯片面積不斷縮小，芯片能夠承受的ESD 耐壓水平則不斷下降，從高于3000V 降低到1000V 左右。同時隨著電源電壓的不斷降低，ESD 設計窗口也在趨于向低壓領域發(fā)展?？傮w來看，CMOS 工藝尺寸的持續(xù)縮小使ESD 設計窗口變得更窄，使得電子工程師在進行電路設計及芯片可靠性防護設計時的難度也日益提高[4-5]。IC 工藝發(fā)展與ESD 設計窗口示意圖如圖1所示。

圖1 IC 工藝發(fā)展與ESD 設計窗口關系示意圖

國外對于ESD 的研究始于上個世紀末，國際上最早在1979年成立了EOS/ESD 研究協(xié)會，主要研究的就是集成電路的EOS 和ESD 問題。另外，美國軍方為保證電子器件能在惡劣環(huán)境下安全可靠地使用，提出了美國軍用ESD 測試標準[6]，而國內(nèi)軍用集成電路規(guī)范也對芯片的抗ESD 能力提出了明確要求，軍品電路的抗ESD 能力必須大于2000V。

故此，基于抗輻照0.18μm CMOS 工藝對器件的ESD 性能進行研究，為提升電路的抗輻照性能，采用薄外延襯底材料片，并引入總劑量工藝加固技術(shù)[7]。針對在研究過程中發(fā)現(xiàn)的工藝加固措施對器件抗ESD 能力的影響，也對器件結(jié)構(gòu)與ESD 工藝進行了優(yōu)化。

2 器件研究

ESD 保護器件是芯片ESD 保護設計中最核心的基本單元。單個器件的設計成功與否直接關系到整個芯片保護設計能否實現(xiàn)。常規(guī)的ESD 保護器件有二極管、BJT 晶體管、柵極接地NMOS 晶體管（Grounded Gate NMOS,GGNMOS） 和可控硅 SCR等，可根據(jù)應用情況選擇不同的ESD 保護器件。在CMOS 工藝中，一般是采用GGNMOS 器件作為ESD保護器件，其ESD 保護原理示意圖如圖2所示。

圖2 GGNMOS 器件ESD 保護原理示意圖

在ESD 事件發(fā)生時，起保護作用的ESD 保護器件要承受大電流與高電壓，而在大電流與高電壓的情況下，半導體器件的工作方式會發(fā)生很大的變化。ESD 事件是短時間的大電流放電事件，因此研究ESD 單體器件在此狀況下的工作機制非常有必要。

在普通NMOS 的基礎上對源電極、柵電極、體電極和地短接。它的保護方向是由漏到源，當漏端承受ESD 應力時，由于柵極接地，NMOS 處于關閉狀態(tài)，漏區(qū)與P 阱的反向PN 結(jié)承受大部分的ESD 電壓。當其承受的反向電壓達到此PN 結(jié)的反向擊穿電壓時，P 阱中就會有少量電流通過，當P 阱體電位的電勢大于PN 結(jié)的正向開啟電壓0.7V 時，P 阱與源極導通，從而促使整個NMOS 管導通，將漏源電壓鉗位在一定的電壓范圍內(nèi)，ESD 電流可以通過導通的NMOS 進入GND，達到保護內(nèi)部電路的目的。

單指條GGNMOS 往往保護能力有限，無法達到所需的ESD 保護等級，因此在版圖設計中常常將GGNMOS 畫成多指條結(jié)構(gòu)。通常為達到一定的ESD水平需要較大的器件寬度，但若無限增大單叉指GGNMOS 保護器件的寬度，一方面達不到IC 版圖布局中對面積利用率的要求，另一方面也容易引發(fā)叉指導通均勻性問題，因此一般需將保護器件叉指布局為梳狀交叉的多叉指結(jié)構(gòu)，以多個NMOS 管并聯(lián)的方式增大器件總寬度來提高ESD 耐受水平。

3 實驗與分析

從器件ESD 保護原理圖上可以看出，為保證多叉指結(jié)構(gòu)的均勻開啟，需要提升P 阱體區(qū)的電阻，使得體電位能夠盡快達到PN 結(jié)正向開啟電壓0.7V，但是在抗輻照薄外延工藝中，需要通過減小外延層的厚度來提升體區(qū)的摻雜濃度，以解決器件單粒子閂鎖問題，因此抗單粒子輻射加固工藝措施與ESD性能提升方案相矛盾。由此可見，在抗輻照薄外延工藝中，器件的抗ESD 能力會出現(xiàn)減弱的問題。

鑒于上述分析中薄外延工藝會對電路的抗ESD能力造成影響，先對采用薄外延工藝制備的電路進行ESD 測試，將其與厚外延工藝制備的電路進行比較，對比結(jié)果如表1所示。

表1 不同工藝電路抗ESD 能力對比

從表中可以看出，薄外延工藝的電路抗ESD 能力較弱，無法滿足要求，同時比較標準工藝與加固工藝電路的抗ESD 能力，加固工藝電路抗ESD 能力更差。

針對加固工藝的GGNMOS 器件進行TLP 分析，結(jié)果顯示器件的It2均小于0.67A，說明器件抗ESD 能力均小于1000V。具體I-V 特性曲線見圖3。

圖3 加固工藝ESD 保護器件TLP 測試結(jié)果

1#～4#器件分別表示不同的DCGS 設計尺寸，從上圖分析可得，對DCGS 進行細微的拉偏，器件的二次擊穿電流It2變化不明顯，說明對器件的抗ESD 能力影響不大；而所有的器件二次擊穿電壓Vt2都小于一次擊穿電壓Vt1，說明叉指導通后電壓驟回，之后由于漏電壓無法達到觸發(fā)電壓而使其他叉指無法導通，使多叉指保護器件遠沒有發(fā)揮其全部性能而過早擊穿失效。由此說明，不均勻?qū)ìF(xiàn)象是導致多叉指結(jié)構(gòu)器件的抗ESD 性能下降的主要原因。

對擊穿的保護器件進行EMMI 分析，如圖4所示。由圖中可發(fā)現(xiàn)擊穿位置位于器件中間區(qū)域，該部分區(qū)域的叉指器件應該是最先觸發(fā)的，說明可能該部分區(qū)域叉指器件觸發(fā)并擊穿后，其他區(qū)域的叉指器件仍然沒有觸發(fā)；對比抗ESD 能力正常的保護器件，可以發(fā)現(xiàn)，其擊穿區(qū)域在邊緣位置，說明邊緣的叉指器件得到了充分的利用。

圖4 叉指保護器件EMMI 分析

通過分析可以認為，由于采用了薄外延襯底，其襯底電阻值較小，因此無法有效觸發(fā)寄生雙極管，導致多叉指結(jié)構(gòu)器件觸發(fā)不均勻，使得器件的抗ESD能力下降。

同時對 3.2μm 與 4μm 外延材料器件的 TLP 測試結(jié)果做出對比，其結(jié)果如圖5所示。圖中，器件的總溝寬為480μm，兩種外延材料所制備的器件均未采用ESD 注入。

圖5 不同外延材料GGNMOS 器件TLP 結(jié)果對比

從結(jié)果上可以看出，采用 4.0μm 外延的GGNMOS 器件抗ESD 結(jié)果優(yōu)于3.2μm 外延的器件。4.0μm EPI 器件的TLP 曲線中出現(xiàn)了二次驟回的現(xiàn)象，說明不止一個叉指結(jié)構(gòu)發(fā)生了觸發(fā)，因此器件的It2明顯增大；與之相對，3.2μm EPI 器件的 TLP 曲線中，只能看到一次驟回現(xiàn)象，結(jié)合之前的EMMI 試驗結(jié)果，可認為只有中間部分的叉指結(jié)構(gòu)發(fā)生了觸發(fā)，觸發(fā)不均勻?qū)е缕骷笶SD 能力變?nèi)酢?/p>

從電路的ESD 結(jié)果還可以看出，采用了加固工藝后，電路的抗ESD 能力出現(xiàn)下降的情況。通過分析可認為這是由于加固工藝造成漏端邊緣的電阻值下降，使得擊穿的位置出現(xiàn)在有源區(qū)邊緣而不是在漏端下方。

為此針對加固工藝的3.3V GGNMOS 器件做了TLP 測試，將擊穿后的器件進行了OBIRCH 分析。兩種GGNMOS 測試結(jié)構(gòu)的版圖形態(tài)如圖6所示，其中1#結(jié)構(gòu)為8 指，2#結(jié)構(gòu)為16 指。

圖6 3.3V GGNMOS 器件測試結(jié)構(gòu)示意圖

1#測試結(jié)構(gòu)TLP 測試曲線及測試后的I-V 曲線如圖7所示?？梢?，其TLP 能力在2.6A。由曲線還可看出該測試結(jié)構(gòu)經(jīng)TLP 打壞后已成為一個電阻，阻值約160Ω。

圖7 1#測試結(jié)構(gòu)TLP 相關曲線

對1#測試結(jié)構(gòu)再進行OBIRCH 分析，如圖8所示。結(jié)果顯示其亮點位置位于有源區(qū)中間部分，說明器件的擊穿無明顯異常。

圖8 1#測試結(jié)構(gòu)TLP 后OBIRCH 分析結(jié)果

2#測試結(jié)構(gòu)TLP 測試曲線及測試后的I-V 曲線如圖9所示。可見其TLP 能力在1A 左右。器件漏電突然變大，但并沒有完全擊穿；I-V 曲線顯示漏端接3.3V 時，漏電流為38nA。

圖9 2#測試結(jié)構(gòu)TLP 相關曲線

對2#測試結(jié)構(gòu)再進行OBIRCH 分析，如圖10所示。結(jié)果顯示，亮點位置在TO 邊緣，說明擊穿位置在有源區(qū)邊緣而不在漏端下方，由此造成器件的抗ESD 能力變?nèi)酢?/p>

圖10 2#測試結(jié)構(gòu)TLP 后OBIRCH 分析結(jié)果

因此，隨著叉指數(shù)目變大（從8 到16），3.3V GGNMOS 擊穿點由有源區(qū)中間轉(zhuǎn)移到邊緣，不利于寄生BJT 開啟，起不到ESD 保護的作用。

針對由于引入抗輻照薄外延加固工藝造成的ESD 能力下降的問題，對ESD 工藝進行優(yōu)化，目標是使漏端中間位置比邊緣位置更早擊穿，實現(xiàn)寄生BJT 的開啟，提高抗ESD 能力。

根據(jù)文獻[8]調(diào)研可知，漏極接觸孔到柵極的間距（DCGS）將影響器件的二次擊穿電流。通過實驗分析發(fā)現(xiàn)，隨著DCGS 的增大，保護器件的二次擊穿電流It2呈增大趨勢。當DCGS 剛開始增大時失效電流水平幾乎是成倍地快速增大，但當DCGS 增大到一定值后失效電流值的增速明顯降低，趨于飽和值。不同DCGS 尺寸器件的TLP 能力如圖11所示。由圖中可以看出，對于本工藝的GGNMOS 器件，最優(yōu)的 DCGS 尺寸為2.3μm。

圖11 不同DCGS 尺寸器件的TLP 能力

通過分析，可以認為當DCGS 值增大時，在正向ESD 應力下的反偏漏襯結(jié)電容值會增大，并且由于靜電應力注入的總電荷不變，因此結(jié)上的電壓將隨DCGS 的增大而減小，從而導致寄生LNPN 導通面積增大，這有助于擴展ESD 電流沿著叉指寬度均勻分布，從而改善了二次擊穿電流的有效值。

另外，漏擴散區(qū)中的薄層電阻值可由如下公式估算：

其中ρ 為電阻率，W 為器件寬度，A 為漏區(qū)在ESD應力下的導通面積。當DCGS 增大時，薄層電阻值將增大。但是，根據(jù)前述分析可知DCGS 的增大還伴隨著導通面積的增大以及漏襯結(jié)反偏電壓的下降，因此寄生LNPN 管的有效導通電阻會減小。因此，在較大DCGS 值下二次擊穿電流It2增幅趨于飽和。

綜上所述，可通過優(yōu)化ESD 工藝和DCGS 尺寸，來提高器件的抗ESD 能力。優(yōu)化之后的TLP 結(jié)果如圖12所示。從TLP 測試結(jié)果來看，經(jīng)過優(yōu)化后GGNMOS 器件的抗ESD 能力明顯提升，器件抗ESD 水平大于3500V。為研究ESD 注入的均勻性，取圓片上不同位置的9 個點，測試3.3V GGNMOS器件的TLP 結(jié)果，分析此9 點測試數(shù)據(jù)，統(tǒng)計結(jié)果如圖13所示，可見器件抗ESD 水平的均勻性良好。

圖12 優(yōu)化后GGNMOS 器件TLP 測試結(jié)果

圖13 ESD 注入均勻性測試概率圖

至此，可得出以下結(jié)論：

1）采用薄外延工藝提升電路的抗單粒子閂鎖能力，減小器件體區(qū)電阻，由此會造成GGMOS 器件抗ESD 能力減弱，采用場區(qū)加固工藝的NMOS 器件，由于加固工藝造成GGNMOS 器件場區(qū)邊緣提前擊穿。

2）通過優(yōu)化ESD 工藝，使得有源區(qū)中間位置比邊緣位置更早的擊穿，實現(xiàn)寄生BJT 的開啟，提高抗ESD 的能力；

3）通過工藝優(yōu)化，GGNMOS 器件抗ESD 能力大于3500V，將器件應用于抗輻照DSP 電路中，可令電路的抗ESD 能力大于3000V。

4 結(jié)束語

通過介紹抗輻照薄外延加固工藝對GGNMOS器件ESD 保護能力的影響，分析工藝中薄外延材料及抗總劑量輻射加固工藝造成器件的抗ESD 能力下降的情況，在GGNMOS 器件設計中對器件的關鍵尺寸進行了優(yōu)化，同時還需配合ESD 優(yōu)化工藝，最終可保證電路的抗ESD 能力大于3000V，滿足科研開發(fā)中的實際應用需要。