(1.上海航天控制技術(shù)研究所，上海 200233; 2.中國科學(xué)院 上海微系統(tǒng)與信息技術(shù)研究所，上海 200050)

0 引言

航空渦軸發(fā)動機(jī)是一種輸出軸功率的渦輪噴氣發(fā)動機(jī)，主要在直升機(jī)上使用。目前，我國國產(chǎn)直升機(jī)主要受發(fā)動機(jī)功率的限制，不得不在機(jī)身裝甲、武器攜帶量、電子設(shè)備等方面降低配置，與國外先進(jìn)的武裝直升機(jī)如美軍“阿帕奇”等有較大差距。在衡量發(fā)動機(jī)性能時，轉(zhuǎn)速與扭矩是重要的動力性指標(biāo)。發(fā)動機(jī)轉(zhuǎn)速和扭矩分別是指曲軸每分鐘的回轉(zhuǎn)數(shù)和從曲軸端輸出的力矩。在飛行過程中，需實(shí)時監(jiān)測轉(zhuǎn)速與扭矩的參數(shù)，保證飛行員能夠?qū)︼w機(jī)狀態(tài)做出準(zhǔn)確判斷，避免意外情況發(fā)生。在地面研制和測試階段，尤其是做控制系統(tǒng)半物理仿真實(shí)驗(yàn)時，因?yàn)闆]有真實(shí)的渦軸發(fā)動機(jī)和高空環(huán)境，需根據(jù)不同的情況模擬發(fā)動機(jī)傳感器輸出。本文以某型渦軸發(fā)動機(jī)的轉(zhuǎn)速與扭矩模擬信號為例，介紹了一種在地面實(shí)驗(yàn)中，模擬生成發(fā)動機(jī)轉(zhuǎn)速與扭矩信號的方法，通過多種外部總線動態(tài)實(shí)時控制轉(zhuǎn)速與扭矩的輸出，具有精度高、方便靈活、擴(kuò)展性強(qiáng)等特點(diǎn)，可用于驗(yàn)證控制算法、故障注入、環(huán)境試驗(yàn)、狀態(tài)冗余等多種場合。

1 轉(zhuǎn)速與扭矩測量

相位差測扭矩法是一項(xiàng)被廣泛應(yīng)用于航空渦軸發(fā)動機(jī)的測量技術(shù)。其原理是在渦軸發(fā)動機(jī)動力渦輪的輸出軸上安裝一支磁電傳感器，將基準(zhǔn)軸套裝在輸出軸內(nèi)，輸出軸和基準(zhǔn)軸均為空心軸，其夾角為90°。當(dāng)它們旋轉(zhuǎn)輸出扭矩時，由于基準(zhǔn)軸不受扭，輸出軸在扭矩的作用下，會與基準(zhǔn)軸產(chǎn)生角度差，角度與扭矩成正比關(guān)系。輸出軸上的磁電傳感器可檢測角度變化量，并將其轉(zhuǎn)換為具有相位差的電信號，從而實(shí)現(xiàn)扭矩的測量[1]。

某型渦軸發(fā)動機(jī)采用上述方法采集到的轉(zhuǎn)速與扭矩是雙邊矩形波信號，電壓精度為±1%，即-5.05～-4.95 V表示邏輯“0”，4.95～5.05 V表示邏輯“1”，其波形如圖1所示。

圖1 航空渦軸發(fā)動機(jī)轉(zhuǎn)速與扭矩信號圖

圖中周期T代表轉(zhuǎn)速，變化范圍從0～2 000 Hz。在一個雙邊矩形波的周期內(nèi)包含兩個方波的上升沿，t1和t3代表當(dāng)前周期內(nèi)第一個上升沿與第二個上升沿之間的時間，t2和t4代表當(dāng)前周期內(nèi)第二個上升沿與下一個周期第一個上升沿之間的時間。其中，t2為基準(zhǔn)值相位等于零，表示當(dāng)前狀態(tài)不受扭。當(dāng)輸出軸在扭矩作用下發(fā)生角度變化時，表現(xiàn)在波形圖上即為t3時間變長，相應(yīng)的t4時間變短。此時，受扭信號與基準(zhǔn)之間存在相位差Φ。輸出軸在扭力作用下，其運(yùn)動狀態(tài)滯后于基準(zhǔn)軸。相位差Φ的計算方法如式(1)所示：

(1)

為便于計算，定義基準(zhǔn)軸為參照，則Φ始終大于零。本文中相位差變化范圍是0～15°，誤差精度不大于±0.01°。

2 仿真信號產(chǎn)生原理

轉(zhuǎn)速與扭矩信號在仿真實(shí)驗(yàn)中需要數(shù)字動態(tài)可調(diào)，故無法采用計數(shù)器分頻的方式來實(shí)現(xiàn)。主要原因是數(shù)字計數(shù)器只有在分頻系數(shù)為正整數(shù)的情況下，才能生成較為精準(zhǔn)的頻率，一旦分頻系數(shù)為非正整數(shù)，尤其是當(dāng)輸出頻率較高時誤差非常大。為了避免傳統(tǒng)方法的弊端，本文采用基于FPGA的直接數(shù)字頻率合成技術(shù)(DDS)實(shí)現(xiàn)轉(zhuǎn)速與扭矩模擬信號的生成，此方法生成的信號具有動態(tài)可調(diào)、高精度、高分辨率、快速轉(zhuǎn)換時間和低功耗等優(yōu)點(diǎn)[2]。

2.1 FPGA系統(tǒng)架構(gòu)

信號生成是基于FPGA系統(tǒng)架構(gòu)，基于賽靈思高性能Zynq-7000系列XC7Z020實(shí)現(xiàn)，XC7Z020集成了雙核可編程處理器ARM-Cortex-A9(PS)和可編程邏輯(PL)[3]。賽靈思的CoreGen軟件提供了直接數(shù)字頻率合成IP(DDS Compiler)，轉(zhuǎn)速與扭矩仿真需要一個DDS模塊生成兩路同步正弦數(shù)字信號，經(jīng)由數(shù)字比較器和濾波器將其轉(zhuǎn)成方波，再由數(shù)字信號合成，最后通過DAC接口轉(zhuǎn)換輸出，F(xiàn)PGA系統(tǒng)架構(gòu)圖如圖2所示。

圖2 FPGA系統(tǒng)架構(gòu)圖

圖中，DDS模塊是用戶IP的子模塊，也是整個用戶IP的核心模塊，其頻率和相位都為可編程控制模式。ZYNQ中的ARM Cortex-A9處理器(PS)可通過AXI4總線與用戶IP通訊，實(shí)現(xiàn)頻率和相位的數(shù)字動態(tài)調(diào)整。圖2中的A點(diǎn)為16位有符號數(shù)字正弦波，默認(rèn)頻率1Hz和0°相位。第二級是16位數(shù)字比較器，比較值固定設(shè)為0，當(dāng)數(shù)字正弦大于0時，輸出置“1”；小于等于0時，輸出置“0”。第三級為單穩(wěn)態(tài)濾波模塊，作用是消除信號脈寬抖動和調(diào)整占空比，C1和C2點(diǎn)的信號為邊沿光滑的方波信號[4]。C1點(diǎn)信號對應(yīng)基準(zhǔn)扭矩，C2點(diǎn)信號可通過AXI4總線控制其為滯后基準(zhǔn)0～15°的受扭信號。在第四級D點(diǎn)將這兩路信號合成為發(fā)動機(jī)轉(zhuǎn)速與扭矩信號。最后通過DA接口轉(zhuǎn)換輸出到FPGA引腳上。

2.2 DDS參數(shù)計算

系統(tǒng)的晶振頻率為40 MHz，在FPGA內(nèi)部通過鎖相環(huán)(PLL)與數(shù)字時鐘管理單元(DCM)將主時鐘倍頻到80 MHz，這是DDS和FPGA其他外設(shè)工作頻率。DDS有三個參數(shù)需要計算：頻率分辨率、相位分辨率和無雜散動態(tài)范圍。

2.2.1 頻率分辨率

在實(shí)際使用中，需在0～2 000 Hz的頻率范圍內(nèi)采用16位有符號數(shù)控制，其中第一位是符號位，實(shí)際使用0～32 767。

(2)

DDS模塊為雙通道同步輸出的模式，輸出的數(shù)字正弦波采用時分復(fù)用。單通道的最大輸出頻率為系統(tǒng)晶振頻率的一半。

f_max=f_clk/2 = 40 MHz

(3)

(4)

式(4)計算結(jié)果表明，理論上至少需要29.3位的數(shù)據(jù)位寬才能滿足最小分辨率要求。在實(shí)際應(yīng)用中，為了匹配AXI4總線的數(shù)據(jù)位寬，并且提高精度，采用32位數(shù)據(jù)總線。

(5)

(6)

計算結(jié)果表明，當(dāng)匹配AXI總線數(shù)據(jù)位寬時，DDS的實(shí)際分辨率為0.009 32 Hz，轉(zhuǎn)換系數(shù)為6.552 1，即外部設(shè)定的1 LSB對應(yīng)到DDS的頻率為6.552 1 LSB。

2.2.2 相位分辨率

相同的，相位在0～15°變化范圍內(nèi)采用16位有符號數(shù)控制，由于基準(zhǔn)頻率始終超前于受扭信號，實(shí)際使用也是0～327 67。

(7)

DDS的IP核的相位增量值是無符號的，當(dāng)相位增量值與相位位寬匹配時，也可將其看作有符號數(shù)。假設(shè)相位數(shù)據(jù)位寬為N，有符號數(shù)范圍-2(N-1)到2(N-1)表示[-180°，180°)角度范圍，無符號數(shù)范圍0到2N表示(0，360°]角度范圍。本文采用32位無符號數(shù)格式，與頻率控制復(fù)用數(shù)據(jù)總線[5]。

(8)

(9)

計算結(jié)果表明，DDS的相位分辨率精度可以滿足外部控制需求，轉(zhuǎn)換系數(shù)為21 845.6，即外部設(shè)定的1LSB對應(yīng)到DDS的相位為21 845.6 LSB。

2.2.3 無雜散動態(tài)范圍

無雜散動態(tài)范圍(SFDR)表示DDS中有效信號與最大諧波失真信號的均方根值(RMS)之比，直接決定了輸出數(shù)字正弦信號的位寬[6]。當(dāng)雙通道DDS最高輸出2 000 Hz的正弦信號時，相位每變化1LSB所對應(yīng)的時間在整個量程范圍內(nèi)達(dá)到最小值，系統(tǒng)的時鐘頻率為80 MHz，每個周期內(nèi)有20 000個輸出點(diǎn)。在輸出產(chǎn)生誤差△t的情況下，相位計算如式(10)所示：

(10)

其中：t1+t2等于輸出信號的周期，相位最大精度誤差為0.01°，由此可得如式(11)所示：

(11)

因此，最小定點(diǎn)量化位寬計算如式(12)所示：

(12)

理論上正弦輸出信號至少需要15位的位寬才能滿足精度誤差需求。本文的DDS實(shí)際的輸出數(shù)據(jù)位寬采用16位定點(diǎn)量化方式。

分析誤差產(chǎn)生的原因，可在時域上比較6位和16位定點(diǎn)量化位寬(不包含小數(shù))的正弦信號，如圖3所示。

圖3 不同位寬的正弦信號時域比較圖

當(dāng)采用6位定點(diǎn)量化輸出時，可以在時域上看出正弦波上有寄生的臺階，并且在波峰和波谷處存在失真。將正弦波在零位處放大，如圖4所示。

圖4 翻轉(zhuǎn)時間比較圖

當(dāng)采用6位定點(diǎn)量化時，在第20 101個輸出點(diǎn)，正弦信號大于0，后級比較器輸出“1”；采用16位定點(diǎn)量化時，在第20 002個輸出點(diǎn)，后級比較器即可輸出“1”，提前了99個輸出點(diǎn)。6位寬定點(diǎn)量化誤差如式(13)和式(14)所示，其中n為輸出點(diǎn)的序號。

(13)

16位寬定點(diǎn)量化誤差如式(14)所示：

(14)

由計算結(jié)果可得，不同的位寬對于相位精度的影響很大，6位定點(diǎn)量化的相位精度誤差是16位定點(diǎn)量化的100倍。

在不考慮噪聲的情況下，根據(jù)數(shù)據(jù)位寬與無雜散動態(tài)范圍的計算公式可得[2]：

SFDR= 6*N位寬= 96 dB

(15)

綜上所述，將計算所得到的結(jié)果在DDS Compiler中完成設(shè)置，如圖5所示。

圖5 DDS Compiler參數(shù)設(shè)置

2.3 信號合成

轉(zhuǎn)速與扭矩信號是由2個通道生成的DDS正弦波信號經(jīng)過比較、濾波后的方波信號合成，其原理如圖6所示。

圖6 轉(zhuǎn)速與扭矩信號合成原理圖

由圖可知信號合成分為4個狀態(tài)進(jìn)行：以周期內(nèi)DDS1基準(zhǔn)輸出的第一個上升沿為起始，到第一個下降沿為“狀態(tài)1”，兩路信號取“或”運(yùn)算；由此到DDS2的第一個上升沿為“狀態(tài)2”，取“與”運(yùn)算；再到DDS2的第一個下降沿為“狀態(tài)3”，取“或”運(yùn)算；最后到下一個周期DDS1的上升沿為“狀態(tài)4”，取“與”運(yùn)算。

2.4 時序控制

在FPGA內(nèi)部，經(jīng)信號合成模塊后輸出的是方波，而DA轉(zhuǎn)換采用的是16位的數(shù)據(jù)位寬，因此在DA轉(zhuǎn)換前需要做總線擴(kuò)展。即當(dāng)檢測到信號上升沿時，寫入十六進(jìn)制0x4000；當(dāng)檢測到信號下降沿時，寫入十六進(jìn)制0xC000，啟動DA轉(zhuǎn)換。FPGA控制程序如下：

if(FreqOut_1 = '1' and FreqOut_2 = '0')then --判斷信號上升沿

DacData<= X"4000"; --寫入數(shù)據(jù)

DacDataNd<= '1'; --啟動轉(zhuǎn)換

elsif(FreqOut_1 = '0' and FreqOut_2 = '1')then --等待信號下降沿

DacData<= X"C000"; --寫入數(shù)據(jù)

DacDataNd<= '1'; --啟動轉(zhuǎn)換

else

DacDataNd<= '0';

end if;

3 硬件設(shè)計

在電路實(shí)現(xiàn)方面，由于輸出信號幅度為-5 V～+5 V，因此采用高速DA與信號調(diào)理電路的方案生成仿真信號。系統(tǒng)硬件結(jié)構(gòu)如圖7所示。

圖7 硬件結(jié)構(gòu)圖

3.1 DA轉(zhuǎn)換及信號調(diào)理

3.1.1 電路實(shí)現(xiàn)

FPGA輸出采用三線SPI接口，經(jīng)數(shù)字隔離芯片ADuM1400后連接到DA轉(zhuǎn)換芯片DAC8811，DA轉(zhuǎn)換輸出經(jīng)信號調(diào)理電路轉(zhuǎn)換為-10～+10 V的電壓，實(shí)際輸出滿量程的一半-5～+5 V，DA轉(zhuǎn)換及信號調(diào)理電路如圖8所示。

圖8 DA轉(zhuǎn)換及信號調(diào)理電路圖

DAC8811的IOUT輸出是0～2 mA恒流源接口，DA芯片的RFB(3腳)與IOUT(5腳)之間，在芯片內(nèi)部連接有一個5 K的反饋電阻。運(yùn)放U2A的作用是阻抗匹配，增加輸出驅(qū)動能力。由于IOUT與運(yùn)放U2的反相輸入端連接，根據(jù)運(yùn)放輸入“虛斷”的特性，IOUT的輸出電流全部會經(jīng)芯片內(nèi)部5 K電阻輸出，在運(yùn)放U2A的輸出端(1腳)產(chǎn)生一個-10～0 V的電壓(V1)。REF102提供10 V高精度基準(zhǔn)源，電阻R1～R4和運(yùn)放U2B構(gòu)成了同相加法器，其輸出的計算公式如式(16)所示：

(16)

根據(jù)電阻配比的不同，同相加法器將V1信號放大兩倍后與基準(zhǔn)電壓VRef相加，從而產(chǎn)生-10～+10 V的輸出電壓。

DA轉(zhuǎn)換的總時間是通信時間與建立時間之和，其中SPI通信頻率最高為50 MHz，需要寫入16位數(shù)據(jù)，建立時間的典型值是300 ns(0.1%精度)，總計需要620 ns的時間實(shí)現(xiàn)一次電壓轉(zhuǎn)換輸出。在FPGA內(nèi)部完成信號合成到實(shí)際電壓輸出有620 ns的時間差，由于每次輸出的時間差都是固定的，因此不會對頻率與相位的精度產(chǎn)生影響[7]。

3.1.2 運(yùn)放參數(shù)

在運(yùn)算放大器的選型上，重點(diǎn)需考慮建立時間、壓擺率和增益帶寬積等參數(shù)。本文選用的運(yùn)算放大器為ADI公司的OP467高速運(yùn)放，可完全匹配DAC8811的輸出特性，性能參數(shù)比較見表1。

表1 參數(shù)比較表

表2 系統(tǒng)測試數(shù)據(jù)

在電路設(shè)計中，OP467的增益為2，其實(shí)際帶寬14 MHz。DAC8811的壓擺率計算方法如式(17)所示，Vop為輸出信號峰值，幅度為峰峰值的一半[8]。

SR=2π·Vop·f·10-6=104.562V/us

(17)

計算結(jié)果表明，選擇OP467作為同相加法器芯片可滿足設(shè)計需求。

3.2 有源晶振

有源晶振為FPGA提供時鐘頻率，是系統(tǒng)中的核心器件之一，其準(zhǔn)確度、溫漂和穩(wěn)定性直接決定了輸出信號的質(zhì)量。為確保在不同溫度環(huán)境和應(yīng)用場景下的精度，采用了MMDC-TECH的高性能陶瓷有源晶振MF10V3-40 MHz，F(xiàn)PGA時鐘產(chǎn)生電路如圖9所示。

圖9 FPGA時鐘電路圖

MF10V3-40 MHz晶振具備精度調(diào)整功能，電位器R21可將系統(tǒng)的時鐘頻率調(diào)整至40 MHz±1 Hz的精度，時鐘信號輸入到FPGA的GCLK管腳，電阻R17的作用是阻抗匹配，抵消信號線反射，減小回波干擾和信號過沖。在晶振的頻率較高，等效諧波分量豐富，容易對其他器件造成干擾，因此通過磁珠FB4和電容C56增加對高頻諧波的抑制作用，改善其EMI特性。

3.3 輸出端口保護(hù)

為確保高穩(wěn)定性和可靠性，即使在接口遭到靜電、浪涌、雷擊以及人為誤操作破壞的情況下，也不會對核心器件造成損害。因此在輸出端增加了過壓過流保護(hù)的電路，主要包含瞬態(tài)電壓抑制二極管、過壓保護(hù)二極管和自恢復(fù)保險絲。輸出保護(hù)電路如圖10所示。

圖10 輸出保護(hù)電路

運(yùn)算放大器在正常工作的情況下，輸出電流一般小于20 mA，當(dāng)發(fā)生外部短路時，輸出電流超過自恢復(fù)保險的額定電流，保險絲短路切斷與外部的連接。當(dāng)外部有瞬間高壓進(jìn)入時，瞬態(tài)抑制二極管呈低阻狀態(tài)，吸收瞬間大電流，而不對運(yùn)算放大器的輸出端造成影響。當(dāng)外部有持續(xù)高壓作用時，當(dāng)電壓高于+15 V或低于-15 V時，二極管BAS70-04會將電壓鉗位到+15 V或-15 V，從而保護(hù)后端電路。

4 系統(tǒng)測試

系統(tǒng)實(shí)際測試采用高速邏輯分析儀LAB6052(采樣頻率500 MHz)采集轉(zhuǎn)速與扭矩信號。在輸出端接一不小于5 kΩ的電阻作為負(fù)載。由上位機(jī)通過網(wǎng)絡(luò)發(fā)送給定的頻率及相位參數(shù)。采用控制變量法：在給定頻率不變時，調(diào)整相位的輸出；在給定相位不變時，調(diào)整頻率的輸出。測試數(shù)據(jù)見表2。

對比實(shí)驗(yàn)數(shù)據(jù)可知，在三組給定頻率測試與三組給定相位測試中，測試范圍覆蓋了滿量程的90%以上。結(jié)果顯示，頻率誤差小于0.1 Hz，相位誤差小于±0.01°，能夠滿足航空渦軸發(fā)動機(jī)轉(zhuǎn)速與扭矩信號實(shí)驗(yàn)室動態(tài)模擬仿真的需求。

5 結(jié)語

本文介紹了一種用于在實(shí)驗(yàn)室環(huán)境下，產(chǎn)生航空渦軸發(fā)動機(jī)轉(zhuǎn)速與扭矩信號的方法，配合航空發(fā)動機(jī)傳感器仿真系統(tǒng)運(yùn)行，可實(shí)現(xiàn)基于數(shù)字總線控制，具有精度高、分辨率小、抗干擾性強(qiáng)等特點(diǎn)，目前已被應(yīng)用到在多個型號的發(fā)動機(jī)研制試驗(yàn)中。

由于某型渦軸發(fā)動機(jī)地面試驗(yàn)對仿真信號電壓的精度誤差要求小于1%，因此選用了DA芯片與信號調(diào)理輸出的方案。如果在其他電壓精度要求不高的場合，可以不使用DA轉(zhuǎn)換，采用直接由FPGA輸出合成信號后經(jīng)反向放大，再加入直流偏置的方法，可降低部分硬件成本。

同時，此方法也可推廣到其他類型的發(fā)動機(jī)轉(zhuǎn)速與扭矩的仿真試驗(yàn)中，為用戶提供高性能和低成本的解決方案，保證實(shí)驗(yàn)的準(zhǔn)確性和有效性，提高工作效率，縮短研制周期。