陳仙 張靜 唐昭煥

(模擬集成電路重點實驗室, 重慶 400060)

(2018 年8 月14日收到; 2018 年11 月15日收到修改稿)

采用分子動力學方法研究了納米尺度下硅(Si)基鍺(Ge)結構的Si/Ge界面應力分布特征, 以及點缺陷層在應力釋放過程中的作用機制. 結果表明: 在納米尺度下, Si/Ge界面應力分布曲線與Ge尺寸密切相關,界面應力下降速度與Ge尺寸存在近似的線性遞減關系; 同時, 在Si/Ge界面處增加一個富含空位缺陷的緩沖層, 可顯著改變Si/Ge界面應力分布, 在此基礎上對比分析了點缺陷在純Ge結構內部引起應力變化與缺陷密度的關系, 缺陷層的引入和缺陷密度的增加可加速界面應力的釋放. 參考對Si/Ge界面結構的研究結果,可在Si基純Ge薄膜生長過程中引入缺陷層, 并對其結構進行設計, 降低界面應力水平, 進而降低界面處產生位錯缺陷的概率, 提高Si基Ge薄膜質量, 這一思想在研究報道的Si基Ge膜低溫緩沖層生長方法中初步得到了證實.

1 引 言

硅(Si)基異質集成技術是目前半導體發(fā)展的方向之一, 受到廣泛的關注. 鍺(Ge)具有優(yōu)異的半導體、光學特性, 且與Si半導體工藝完全兼容,是理想的Si基異質集成材料之一, Si基Ge材料廣泛應用于Si基異質集成技術研究, 在新型電子器件、光電集成等領域得到了廣泛關注[1-15]. 與Si材料相比, Ge具有高載流子遷移率、窄禁帶寬度等眾多優(yōu)勢. 高載流子遷移率可使Ge應用于提升場效應晶體管(FET)性能, 而窄禁帶寬度使Ge具有良好的光電子特性, 可應用于1.30—1.55 μm波長激光的探測器制備. 此外, 在常溫下, Ge與砷化鎵的晶格失配只有0.07%, 因此可作為Si基上生長砷化鎵薄膜材料的襯底, 從而實現Si基砷化鎵光電器件的集成[16].

然而, Ge與Si具有很大的晶格失配(達到4.2%)和熱失配, 導致Si基Ge薄膜材料一般具有很高的穿透位錯密度和表面粗糙度, 不利于器件制備, 且會嚴重降低器件性能. 為了在Si基上生長高質量的Ge薄膜, 研究人員開發(fā)了多種工藝方法來降低位錯密度和表面粗糙度, 比如: 漸變緩沖層方法[17,18]、選區(qū)外延方法[19,20]、低溫緩沖層方法以及高低溫兩步生長方法[21-29]. 到目前為止, 高低溫兩步生長方法結合循環(huán)退火工藝是最常用的Si基Ge薄膜生長方法. 該方法中低溫層一般采用Ge或者Ge-Si材料, 通過這種方法可以制備出位錯密度低至1×106cm-2, 表面粗糙度小于1 nm的Si基Ge薄膜[28,29].

在微觀層面, 科研人員在高低溫兩步生長方法制備的Si基Ge薄膜材料的低溫層中觀察到了大量的點缺陷[25,30-32], 由此推斷低溫層中存在的大量點缺陷可以與位錯進行作用, 吸收Ge與Si之間的失配應力能量, 降低Si和Ge之間的應力, 從而減小穿透位錯密度. 但少有研究低溫層對位錯密度影響的理論證據, 以及失配應力受低溫層的影響機制. 本文從應力角度入手, 針對低溫缺陷層對Si/Ge界面失配應力影響機制開展研究, 希望能從應力層面揭示低溫緩沖方法的作用本質. 基于這種思想,采用分子動力學模擬方法, 從原子尺度上研究Si/Ge界面結構特征及應力特性, 從而揭示Si/Ge界面應力在缺陷層存在時的應力釋放機制, 在此基礎上建立異質材料界面應力釋放模型, 為Si基異質材料生長工藝優(yōu)化提供參考. 本文采用分子動力學方法模擬了不同尺度、不同缺陷密度條件下的Si和Ge界面體系應力分布, 研究了在微觀下體系尺寸和缺陷密度對Si/Ge界面應力的影響規(guī)律.

2 模擬方法

采用由Tersoff[33]提出的Si, Ge體系經驗勢函數(簡稱Tersoff勢函數)進行模擬. 該勢函數廣泛應用于模擬研究Si, Ge材料的分子結構及熱力學特性, 模擬結果與實際相符[34-37].

Tersoff勢函數重寫為如下形式:

式中Φ為原子勢能; 下標i,j和k為原子序號;為原子間距;θijk為原子鍵角; 其他參數如表1所列, 1 ? = 0.1 nm.

本文所涉及的所有分子動力學模擬過程均采用Lammps軟件包[38]進行. 模擬過程如下.

表1 Tersoff勢函數參數[33]Table 1. Parameters of Tersoff potential function[33].

1) 建立包含Si/Ge界面結構的無缺陷一維簡化界面模型, 如圖1所示. 體系x-y方向采用周期性邊界條件,z方向采用自然邊界條件. 模擬過程中: 體系Si層x-y平面尺寸dSi= 217 ?, 滿足周期性邊界條件; 為了克服Si和Ge之間的晶格失配對模型的影響, Ge層在x-y方向采用自然邊界條件, 同時增加一個真空層, 達到與Si層相同的尺寸, 真空層的厚度要大于20 ?, 從而可以采用相同的周期性邊界條件. Ge層x-y方向尺寸分別為60,100, 140和190 ?, 其他區(qū)域為真空層;z方向尺寸為 200 ?, 其中襯底 Si厚度LSi= 80 ?, Ge厚度LGe= 120 ?.

圖1 Si/Ge界面模擬示意圖Fig.1. Schematic diagram of simulation of Si/Ge interface.

2) 對體系進行充分弛豫, 弛豫過程為: 先升溫到1100 K, 在1100 K下弛豫800 ps (1 ps = 10-12s);再降溫到300 K, 并在300 K下弛豫500 ps; 獲得接近平衡態(tài)的體系, 計算Si/Ge界面兩邊的應力分布. 應力計算方法[39]為: 以Si/Ge界面為零點, 10 ?為間隔, 將整個體系z方向分成若干方塊, 如圖2所示, 計算每一個方塊內的平均應力, 以此作為該方塊中心處的應力值, 分析體系在z方向的應力分布.

圖2 Si和Ge體系應力計算示意圖Fig.2. Diagram of stress calculation of Si and Ge system.

3) 改變Ge在x-y方向的尺寸, 重復以上步驟,對比Ge尺寸對Si/Ge界面應力的影響.

4) 在Si和Ge材料之間引入缺陷層(Ge), 充分弛豫后計算界面應力變化, 分析缺陷層對Si/Ge界面應力釋放過程的影響機制.

在模擬過程中, Ge在x-y方向的尺寸(dGe)分別為60, 100, 140和190 ?, 引入的點缺陷密度分別為0.5×1021, 1.0×1021, 2.0×1021和3.0×1021cm-3.模擬過程中體系溫度由Berendsen熱浴法控制, 模擬時間步長取為1.0 fs (1 fs = 10-15s).

3 結果與討論

3.1 Ge尺寸對Si/Ge界面應力分布的影響

首先對不同Ge尺寸下的Si/Ge界面應力分布進行分析, 結果如圖3所示. 從圖3可以看出,應力隨著遠離界面而迅速降低, 表明Si/Ge界面應力主要集中在界面附近.

圖3 不同Ge尺寸下Si/Ge界面應力的變化Fig.3. Variation of stress at Si/Ge interface under different sizes of Ge.

為獲取Ge尺寸對Si/Ge界面應力下降速度的影響規(guī)律, 計算了不同Ge尺寸下, 應力下降到200 MPa (與模型中襯底Si的應力相當)的位置與界面的間距(LGstress), 結果如圖4所示. 從圖4結果可以看出, 應力下降到200 MPa的位置與界面的間距與Ge尺寸具有近似線性遞增的關系,Ge尺寸越小, 越有利于界面應力的快速釋放. 隨著Ge尺寸的增加, Si/Ge界面應力釋放速度迅速降低.

產生這一現象的內在原因是Ge在小尺寸下界面應力的釋放機制. 在一維界面模型中, Ge利用邊界擴展的機制來釋放失配應力, 應力釋放速度與邊界總長度呈正比. 而界面的總應力與界面原子失配程度以及界面的面積有關, 在原子類別一定時,界面面積越大, 界面總應力越大. 界面應力從峰值下降到200 MPa的距離與界面總應力以及應力釋放速度密切相關, 總應力越大, 應力釋放需要的距離越大, 而應力釋放速度越大, 應力釋放需要的距離越小, 如(2)式所示:

式中LGstress為應力下降到200 MPa需要的距離; 在一維界面模型中A近似為一個常數;Ftotal為Si/Ge界面總應力;VStress為應力釋放速度.Ftotal與Si/Ge界面面積成正比,VStress與Si/Ge界面周長成正比, 而在一維界面模型下界面面積與周長的比值與Ge尺寸成正比, 由此推導LGstress與Ge尺寸成正相關, 這與圖4所示的計算結果一致.

圖4 應力下降到200 MPa的位置與界面間距LGstress與Ge尺寸的關系Fig.4. Relationship between distance LGstress and Ge when stress is relaxed to 200 MPa.

3.2 缺陷緩沖層存在下的Si/Ge界面應力釋放機制

為了研究缺陷緩沖層在Si/Ge界面應力釋放過程中的作用機制, 在上述模型基礎上, 固定Ge尺寸為100 ?, 在Si/Ge界面引入不同缺陷密度的緩沖層, 研究缺陷密度對界面應力的影響.

引入缺陷層后的界面應力分布如圖5所示. 從圖5可以看出, 缺陷層中的應力水平顯著降低, 缺陷的存在可以有效釋放Si/Ge界面應力; 隨著緩沖層缺陷密度的增加, 應力降低程度越明顯. 同時觀察到Ge中沒有缺陷的區(qū)域, 應力有一定程度的增加, 這與缺陷層在Ge內部形成的新的缺陷界面有關.

圖5 緩沖層缺陷密度對Si/Ge界面應力的影響Fig.5. Effect of different point defect density on stress at Si/Ge interface in buffer layer.

為了進一步分析缺陷在Si/Ge界面應力釋放過程中的作用機制, 采用x-y方向尺寸為100 ?的周期性Ge材料模型, 并在內部引入厚度為20 ?的缺陷層, 缺陷密度分別為0.5 × 1021, 1.0×1021,2.0 × 1021和3.0×1021cm-3. 采用與第2節(jié)相同的弛豫過程, 對Ge體系進行充分弛豫, 計算其z方向應力分布, 結果如圖6所示. 缺陷在Ge體系內部引入了壓應力, 并且隨著缺陷密度越高, 引入的壓應力越大, 這也證實在Si基Ge結構中, 缺陷層是降低界面應力的主要機制.

圖6 不同密度的空位缺陷對應力的影響規(guī)律Fig.6. Effect of different point defect density on the stress.

從圖5和圖6的結果均可以看出, 缺陷的引入使得界面應力發(fā)生變化, 且缺陷密度對界面應力有較大的影響. 為了更深入分析Ge缺陷密度對Si/Ge界面應力的影響, 計算在不同缺陷密度條件下界面應力差, 同時計算了單獨缺陷存在時Ge內部產生的應力差, 結果如圖7所示. 當缺陷密度小于1.0 ×1021cm-3時, Si/Ge界面應力差與缺陷密度存在比較好的線性遞減關系, 隨著缺陷密度的繼續(xù)增加, 應力下降速度降低. 同時可以看到, 在只有缺陷存在時, Ge內部應力差與缺陷密度呈近似線性遞減, 且當下降的速度與缺陷密度小于1.0 ×1021cm-3時, 下降速度相當. 由此可以推斷, 當缺陷密度小于1.0 × 1021cm-3時, 缺陷密度產生的應力變化起主要作用, 當缺陷密度進一步增大時,存在其他的機制抵消了一部分缺陷產生的應力變化, 使得隨缺陷密度增加, 應力下降速度降低.

圖7 Si/Ge界面應力差及單缺陷產生的應力差與缺陷密度的關系Fig.7. Relationship of the Si/Ge interface stress difference and the single defect interface stress difference with the defect density.

綜上所述, 在Si/Ge界面處增加缺陷緩沖層可以有效降低界面應力, 且在高缺陷密度下存在額外的機制延緩了界面應力的釋放, 缺陷層的引入是Si/Ge界面應力釋放的一種有效途徑. 參考這一結果, 可以通過對缺陷緩沖層的缺陷密度進行優(yōu)化設計, 整體降低界面應力, 減小位錯缺陷產生的概率,從而達到提升Si基Ge薄膜質量, 這對Si基Ge薄膜生長工藝的設計與優(yōu)化具有重要參考意義.

4 結 論

采用分子動力學方法研究并初步揭示了Si基Ge結構Si/Ge界面應力分布特征, 以及在缺陷緩沖層存在下的應力釋放機制. 結果表明: 在納米尺度下, Si/Ge界面應力分布曲線與Ge尺寸密切相關, 界面應力下降速度與Ge尺寸存在近似的線性遞減關系; 同時, 在Si和Ge界面處增加一個富含空位缺陷的緩沖層, 可顯著改變Si/Ge界面應力分布. 在此基礎上對比分析了點缺陷在純Ge結構內部引起應力變化與缺陷密度的關系, 缺陷層的引入和缺陷密度的增加可加速界面應力的釋放, 其內在機理為: 缺陷引入壓應力, 可在一定程度上抵消Si/Ge界面因晶格失配產生的張應力, 從而達到降低界面應力的效果; 且隨著缺陷密度的增加, 引入的壓應力越大, 界面應力降低值越大. 根據缺陷緩沖層缺陷密度對界面應力的影響, 初步解釋了在缺陷緩沖層存在下Si/Ge界面應力的釋放機制. 基于以上研究結果, 可通過在Si基Ge薄膜生長過程中引入缺陷層, 并對缺陷緩沖層的缺陷密度等參數進行設計優(yōu)化, 降低界面應力水平, 減小Si/Ge界面處因大應力產生位錯缺陷的概率, 從而提高Si基Ge薄膜質量, 這一思想在Si基Ge膜的低溫緩沖層生長方法中得到了驗證. 本文的研究結果對于Si基Ge材料生長工藝的開發(fā)具有指導意義, 同時對于異質材料生長技術的研究也具有一定參考價值.