王振瑜，吳校生，叔晟竹

(上海交通大學電子信息與電氣工程學院微納電子學系，微米納米加工技術(shù)國家級重點實驗室，上海 200240)

0 引言

信號發(fā)生源在生產(chǎn)和研發(fā)過程中能夠提供信號驅(qū)動、參考及運算等功能，具有重要意義[1]。目前廣泛使用模擬信號源進行驅(qū)動，模擬信號源便于集成，操作簡單，且頻譜純度較高，使用比較廣泛。但是在自動化控制方面，信號發(fā)生源生成的驅(qū)動信號較難根據(jù)系統(tǒng)需求實時調(diào)整頻率和幅值，或者調(diào)整精度較低，頻率范圍較小，存在高分辨率和快速轉(zhuǎn)換速度之間的矛盾[2]。

現(xiàn)場可編程邏輯門陣列(FPGA)在數(shù)字信號處理、邏輯運算、高速信號收發(fā)等方面具有強大的能力，能夠?qū)ν庠O(shè)電路進行精確的控制，目前在很多系統(tǒng)中已經(jīng)作為主芯片應(yīng)用[3]?；贔PGA的特點，本文設(shè)計了FPGA控制下采用直接數(shù)字合成(DDS)和自動增益控制(AGC)技術(shù)的信號發(fā)生系統(tǒng)。DDS是采用直接合成所需波形的一種新的頻率合成技術(shù)，與傳統(tǒng)的產(chǎn)生模擬波形的方法相比，DDS具有頻率分辨率高、頻率轉(zhuǎn)換速率快、穩(wěn)定度較高等優(yōu)點[4]。AGC分成增益受控放大電路和控制電壓形成電路2部分，通過輸出反饋改變增益控制電壓，能夠?qū)崿F(xiàn)信號的幅值可調(diào)[5]。

本文基于FPGA的控制，結(jié)合DDS技術(shù)和AGC技術(shù)設(shè)計了精密信號發(fā)生系統(tǒng)。系統(tǒng)包括FPGA的軟件控制部分和驅(qū)動的硬件電路部分，2部分結(jié)合設(shè)計實現(xiàn)信號發(fā)生以及信號頻率、幅值的變化。將設(shè)計的信號發(fā)生系統(tǒng)用以器件驅(qū)動，能夠得到器件有關(guān)工作特性。本文為基于FPGA的頻率及幅值精確可調(diào)的信號發(fā)生系統(tǒng)設(shè)計提供了理論參考。

1 信號發(fā)生系統(tǒng)整體框架

基于FPGA及DDS和AGC技術(shù)的信號發(fā)生系統(tǒng)整體框架如圖1所示，整個信號發(fā)生系統(tǒng)分為電源模塊、DDS模塊、單端轉(zhuǎn)差分模塊、AGC模塊和DAC模塊等幾個部分。通過FPGA對信號發(fā)生系統(tǒng)中DDS模塊和數(shù)模轉(zhuǎn)換器(DAC)模塊的控制，能夠控制發(fā)生信號的波形、頻率以及幅值。信號發(fā)生系統(tǒng)中各模塊相互獨立，根據(jù)不同需求接入對應(yīng)的模塊，能夠滿足不同系統(tǒng)的信號需求，系統(tǒng)框圖如圖1所示。

圖1 FPGA控制DDS和AGC的信號發(fā)生系統(tǒng)框圖

在FPGA部分，本文使用Spartan6系列FPGA芯片，通過芯片向電路系統(tǒng)中的DDS模塊和DAC模塊提供控制時鐘、數(shù)據(jù)讀寫、同步異步等命令，使DDS模塊產(chǎn)生頻率可調(diào)的正弦電壓信號及在DAC上產(chǎn)生AGC增益控制電壓模擬信號。系統(tǒng)電路主要包括DDS、DAC、AGC等模塊。其中DDS模塊主要通過DDS芯片AD9833產(chǎn)生波形信號，由FPGA通過控制信號改變DDS的頻率控制字及輸出波形。DAC模塊主要是通過DAC芯片AD5686R產(chǎn)生AGC增益控制電壓模擬信號，其中DAC芯片能夠輸出4路波形，由FPGA通過改變控制命令使DAC產(chǎn)生后續(xù)AGC需要的增益控制電壓模擬信號，從而實現(xiàn)波形幅值可調(diào)。

2 DDS和AGC模塊工作原理

根據(jù)DDS芯片模塊的控制信號時序要求，本文設(shè)計完成FPGA的DDS信號控制算法。FPGA控制算法采用同步時鐘控制，對系統(tǒng)時鐘進行分頻產(chǎn)生DDS芯片的工作時鐘fclk。同時，在FPGA內(nèi)部算法中利用分頻后產(chǎn)生的時鐘fclk對信號處理，數(shù)據(jù)傳輸提供頻率參考。FPGA對DDS模塊控制的命令根據(jù)DDS芯片的工作時序決定。在同步信號下降沿的后16個時鐘周期內(nèi)，DDS芯片讀入16位二進制數(shù)作為控制命令，決定DDS芯片的工作方式。DDS的輸出滿足式(1)：

(1)

式中：fout為DDS輸出信號頻率，Hz；fDCLK為外部晶振提供數(shù)字時鐘，Hz；M為頻率控制字；N為芯片相位累加器位數(shù)。

對于采用的AD9833芯片而言，其內(nèi)部包括一個28位的相位累加器，即N=28[6]。因此，M的取值范圍是0～228-1。fDCLK由外部晶振提供，輸出信號的頻率fout的大小不會超過外部晶振產(chǎn)生的時鐘頻率。

FPGA不僅對輸出信號的頻率進行控制，還對信號的幅值進行控制。FPGA通過控制DAC的輸出電平控制AGC的增益，實現(xiàn)幅值的改變。根據(jù)DAC芯片的時序要求，本文完成對DAC的控制算法。本文采用的DAC芯片是AD5686R，這是一款16位的數(shù)模轉(zhuǎn)換芯片，可以4通道同時輸出波形。根據(jù)AD5686R的時序要求，在同步信號下降沿之后的24個時鐘周期內(nèi)，F(xiàn)PGA對DAC芯片輸出24位串行數(shù)據(jù)，其中高4位為命令位，之后4位為地址位，低16位為數(shù)字位[7]。DAC的輸出滿足式(2)：

(2)

式中：VOUT為DAC輸出模擬信號，V；VREF為DAC參考電壓，V；D為DAC輸入數(shù)字量；N為DAC的位數(shù)。

式中N根據(jù)選用的DAC芯片而定，本文選用的DAC芯片為16位，故N=16。D為16位數(shù)據(jù)，DAC根據(jù)D的大小決定輸出的模擬信號的值。

根據(jù)系統(tǒng)框圖1可知，DAC產(chǎn)生的信號經(jīng)過反相器成為AGC的增益控制信號Vc，根據(jù)AGC控制芯片VCA810數(shù)據(jù)手冊可知，Vc值的范圍在0～-2 V[8]。其增益的范圍G滿足式(3)：

G=10-2(Vc+1)

(3)

式中：G為AGC增益倍數(shù)；Vc為AGC的增益控制電壓，V。

由式(3)可知，增益范圍為0.01～100。AGC的增益倍數(shù)與增益控制電壓之間是指數(shù)的關(guān)系。

3 FPGA控制命令與波形仿真

FPGA根據(jù)對有關(guān)器件工作狀態(tài)的檢測結(jié)果或預(yù)設(shè)的控制命令，判斷對DDS頻率控制字M是否進行增減，決定輸出信號的頻率。根據(jù)AD9833的工作時序及命令格式，F(xiàn)PGA在確定了DDS的輸出頻率后，需要繼續(xù)控制其輸出特定的波形，AD9833根據(jù)得到的命令可以輸出正弦波、方波、三角波等波形。通過不斷改變頻率控制字的值，實現(xiàn)波形的變頻效果。FPGA對DDS的控制命令流程如圖2所示。

圖2 FPGA對DDS的控制命令流程

根據(jù)設(shè)計方案，F(xiàn)PGA對DDS模塊的控制采用Verilog硬件描述語言編程設(shè)計，在ISE環(huán)境下進行編程、仿真和調(diào)試。根據(jù)DDS芯片的工作時序，僅當FSYNC處于低電平時，才可將數(shù)據(jù)傳輸至DDS芯片。SCLK為同步時鐘，串行數(shù)據(jù)SDATA在FSYNC變?yōu)榈碗娖胶?，串行?shù)據(jù)即會在16個時鐘脈沖的SCLK下降沿移入器件的輸入移位寄存器。仿真波形如圖3所示。

圖3 FPGA對DDS控制信號仿真波形

在控制AGC方面，F(xiàn)PGA通過查找表的方法，將D值通過一定的順序存放到IP核中，通過檢測部分對器件的工作狀態(tài)進行判斷或根據(jù)預(yù)設(shè)控制命令，決定調(diào)用IP核中不同地址儲存的D值，從而控制DAC的輸出。在對DAC進行控制時，F(xiàn)PGA使用與控制DDS相同的時鐘參考fclk，使得各部分的控制在同步時鐘下進行。FPGA采用同步時鐘有利于各個控制部分能夠同時工作，同時不易產(chǎn)生延遲與誤碼。FPGA對DAC的控制命令流程如圖4所示。

圖4 FPGA對DAC的控制命令流程

根據(jù)設(shè)計方案，F(xiàn)PGA對AGC模塊的控制同樣采用Verilog硬件描述語言編程設(shè)計。FPGA通過控制DAC的輸出電平控制AGC的增益，實現(xiàn)幅值的改變。根據(jù)DAC芯片的工作時序，僅當SYNC_N處于低電平時，才可將數(shù)據(jù)傳輸至DAC芯片。SCLK為同步時鐘，串行數(shù)據(jù)SDIN在SYNC_N變?yōu)榈碗娖胶?，串行?shù)據(jù)即會在24個時鐘脈沖的SCLK下降沿移入器件的輸入移位寄存器，仿真波形如圖5所示。

圖5 FPGA對DDS控制信號仿真波形

4 信號發(fā)生系統(tǒng)硬件設(shè)計

根據(jù)系統(tǒng)設(shè)計的框圖，本文對基于FPGA的信號發(fā)生系統(tǒng)進行了硬件設(shè)計，如圖6所示。驅(qū)動電路系統(tǒng)主要包括FPGA開發(fā)板和驅(qū)動電路2部分。2部分分別供電，但是進行共地處理，F(xiàn)PGA通過SPI接口與驅(qū)動電路的DDS和DAC部分進行通信控制。信號發(fā)生系統(tǒng)各部分聯(lián)合工作，也可根據(jù)實際需求獨立工作，能夠滿足不同驅(qū)動方式的需求。

圖6 FPGA控制的信號發(fā)生系統(tǒng)

信號發(fā)生系統(tǒng)的分辨率和穩(wěn)定性是衡量驅(qū)動電路性能的2個重要指標。本文對設(shè)計的信號發(fā)生系統(tǒng)的頻率分辨率和幅值控制情況進行了測試，測試結(jié)果如圖7所示。DDS的信號輸出頻率與頻率控制字M之間是線性關(guān)系。當ΔM=10時，輸出信號的頻率步長為1 Hz，如圖7(a)所示。DDS的分辨率可達0.1 Hz。由于AGC的增益倍數(shù)與增益控制電壓之間是指數(shù)的關(guān)系，對增益倍數(shù)G取對數(shù)，顯示其與增益控制電壓Vc是線性關(guān)系，如圖7(b)所示。

(a)

(b)圖7 信號發(fā)生系統(tǒng)分辨率測試圖

通過實驗分析，驅(qū)動電路系統(tǒng)具有非常精確的分辨率和穩(wěn)定性。FPGA能夠準確根據(jù)頻率控制字M控制DDS的頻率輸出和AGC的增益大小。

5 信號發(fā)生系統(tǒng)輸出測試

本文設(shè)計的基于FPGA及DDS和AGC技術(shù)的精密信號發(fā)生系統(tǒng)具有較高的信號頻率分辨率及波形穩(wěn)定性，同時信號發(fā)生系統(tǒng)能夠輸出正弦波、方波和三角波等多種波形。利用示波器觀察信號發(fā)生系統(tǒng)的各輸出波形，得到信號發(fā)生系統(tǒng)的波形輸出情況，如圖8所示。

圖8 信號發(fā)生系統(tǒng)波形輸出情況

信號發(fā)生系統(tǒng)輸出波形穩(wěn)定，頻率分辨率高，幅值精確可調(diào)。信號發(fā)生系統(tǒng)頻率分辨率可達0.1 Hz，幅值分辨率也可以達到0.1 V，能夠滿足MEMS諧振器的驅(qū)動需求。如圖9所示，系統(tǒng)能夠輸出頻率和幅值可調(diào)的正弦信號對器件進行驅(qū)動控制。

利用設(shè)計的信號發(fā)生系統(tǒng)，對PZT壓電式諧振器進行驅(qū)動實驗測試，得到諧振器在不同頻率驅(qū)動信號下的振動情況。根據(jù)PZT壓電式諧振器的驅(qū)動原理[9]，在諧振器上表面施加交流驅(qū)動信號，在不同頻率的驅(qū)動信號作用下，PZT壓電式諧振器在不同驅(qū)動信號頻率fD下表現(xiàn)出不同的振動應(yīng)電壓峰值UP-P，如圖10所示。從掃頻測試中看出，在單邊驅(qū)動的情況下，PZT壓電式諧振器在正常室溫的環(huán)境中，共振頻率點位于335～336 kHz之間，實測得335.570 kHz。

圖10 壓電諧振器掃頻測試波形

由于信號發(fā)生系統(tǒng)具有較高的頻率分辨率，因此在掃頻測試時能夠調(diào)整系統(tǒng)輸出信號的頻率步長，在諧振器諧振點位置減小輸出波形頻率增量，增大采樣數(shù)量，能夠更準確得到器件的諧振點頻率。信號發(fā)生系統(tǒng)的輸出波形幅值精確可調(diào)，改變驅(qū)動信號的幅值，觀察諧振器的振動情況。如圖11所示，系統(tǒng)能夠輸出不同幅值步長的驅(qū)動信號，得到諧振器在不同幅值驅(qū)動信號下的振動感應(yīng)電壓峰值UP-P。

圖11 不同幅值驅(qū)動信號下的感應(yīng)電壓圖

6 結(jié)束語

本文基于FPGA設(shè)計了一種信號發(fā)生系統(tǒng)，該系統(tǒng)運用DDS和AGC技術(shù)，并由FPGA進行控制，實現(xiàn)驅(qū)動信號的頻率和幅值精確可調(diào)。FPGA采用同步時鐘控制，通過改變頻率控制字實現(xiàn)對DDS變頻控制，同時改變DAC的輸出數(shù)字量，從而改變AGC的增益控制電壓，實現(xiàn)對AGC的調(diào)幅控制。驅(qū)動系統(tǒng)輸出信號的頻率分辨率能夠達到0.1 Hz，能夠輸出正弦波、方波和三角波等多種波形，輸出波形穩(wěn)定性強，幅值變化步長可達0.1 V。本文設(shè)計的精密可調(diào)的信號發(fā)生系統(tǒng)基于FPGA進行控制，能夠方便增減頻率控制字長以及幅值增益倍數(shù)，實現(xiàn)了信號源的頻率高分辨率與幅值精確可調(diào)。本文將設(shè)計的信號發(fā)生系統(tǒng)對PZT壓電諧振器進行了驅(qū)動測試實驗，能夠得到PZT壓電諧振器的諧振特性，可以為壓電式諧振器工作振動模態(tài)的正確激勵提供參考，具有實際應(yīng)用價值。