王 亮，趙未平

（1.中興通訊南京研究院，江蘇 南京 210012；2.江蘇領(lǐng)航服務(wù)公司，江蘇 南京 210028）

0 引 言

隨著技術(shù)的發(fā)展，對(duì)于計(jì)算能力的進(jìn)一步要求，數(shù)字集成電路的規(guī)模越來(lái)越大，功耗越來(lái)越高。單片IC上集成晶體管達(dá)20億個(gè)，時(shí)鐘頻率達(dá)數(shù)吉赫茲，功耗達(dá)數(shù)百瓦，消耗電源電流大于200 A，引起瞬變電源電流達(dá)到1012A/s[1]，電源完整性PI的設(shè)計(jì)變得越來(lái)越重要。PI設(shè)計(jì)的一般原則是基于目標(biāo)阻抗定義[2]，在整個(gè)頻段內(nèi)盡可能實(shí)現(xiàn)最低阻抗，使得從器件端口看去的電源分配網(wǎng)絡(luò)PDN的等效阻抗最小。很多學(xué)者對(duì)優(yōu)化阻抗提出了各種各樣的方法[3-6]，但是這些方法主要是在設(shè)計(jì)之初做電容數(shù)量和種類的選擇。而在實(shí)際的工程設(shè)計(jì)中，PCB上的空間往往受限，只能放置有限數(shù)量的電容焊盤，更多時(shí)候需要同封裝下選擇合適容值和阻抗特性的電容來(lái)優(yōu)化目標(biāo)阻抗，滿足電源的瞬態(tài)響應(yīng)有更快的響應(yīng)速度和更低的電壓波動(dòng)。此外，在不改動(dòng)PCB設(shè)計(jì)基礎(chǔ)上進(jìn)一步改善電源瞬態(tài)響應(yīng)，也依賴于目標(biāo)阻抗的進(jìn)一步優(yōu)化。

1 理論分析

1.1 確定優(yōu)化的頻率

PI設(shè)計(jì)的一般原則是基于目標(biāo)阻抗，定義為：

式中：ΔVdd為工作電壓，It是最壞情況下的瞬變電流，平均值δripple指可容許紋波系數(shù)，一般取5%。

整個(gè)PDN系統(tǒng)模型如圖1所示。

圖1 PDN系統(tǒng)模型

目標(biāo)阻抗對(duì)應(yīng)的各個(gè)組件的時(shí)域和頻域范圍，如圖2所示[7]。

整個(gè)頻段的阻抗可以在頻域和時(shí)域內(nèi)劃分為不同的部分，每個(gè)部分的主要影響部件是確定的。VRM電源調(diào)節(jié)模塊，對(duì)應(yīng)100 kHz以下的頻段；Bulk電容對(duì)最大1 MHz以內(nèi)的頻段有較大影響；更小封裝的表貼電容對(duì)應(yīng)20 MHz以下頻段；200 MHz以下是芯片封裝電容起主要作用，再往上的頻段吉赫茲階段則只能是芯片上的電容直接決定其阻抗。實(shí)際上，隨著技術(shù)的發(fā)展，不同頻段之間的交叉也越來(lái)越模糊。在較新的IC器件中，往往會(huì)在芯片封裝上加上更多電容，SMT部分盡量轉(zhuǎn)移到芯片。譬如，Intel的Skylake CPU，功耗205 W最大，外部只需要配置bulk電容，1 MHz以上的阻抗設(shè)計(jì)全部在芯片上實(shí)現(xiàn)。

頻率的阻抗不如時(shí)域顯示直觀，對(duì)于時(shí)域的理解，可以大概理解為電源瞬態(tài)變化時(shí)的上升沿。VRM可以響應(yīng)最大幾十毫秒左右的電流變化，再小一點(diǎn)的微秒左右邊沿的電流變化則需要bulk電容提供電流，因?yàn)閂RM已經(jīng)來(lái)不及響應(yīng)。同理，更高的電流邊沿變化需要更靠近芯片die上的小電容提供。

目前的設(shè)計(jì)挑戰(zhàn)在于電流非常大，高達(dá)幾百安培。實(shí)際情況中，應(yīng)盡可能實(shí)現(xiàn)瞬態(tài)變化的及時(shí)響應(yīng)，并保持PDN的穩(wěn)定。多數(shù)情況下，比較嚴(yán)格的電流瞬態(tài)變化邊沿在微秒級(jí)別，對(duì)應(yīng)著B(niǎo)ulk電容的設(shè)計(jì)范圍。PCB設(shè)計(jì)作為板級(jí)，可以主要控制bulk電容和VRM，而VRM對(duì)于高速變化的邊沿?zé)o能為力，所以優(yōu)化集中在buik電容的設(shè)計(jì)上。

1.2 確定電容阻抗

電容的頻率特性如圖4所示，是常見(jiàn)的幾個(gè)同封裝的電容特性曲線。

容值越大，諧振頻率越小，阻抗也越低。由于等效電感的存在，諧振頻率左邊是電容特性，右邊則已呈現(xiàn)電感特性。PDN上不同電容累加，形成了總的目標(biāo)阻抗。

圖2 時(shí)域曲線

圖3 頻域曲線

2 優(yōu)化方法

設(shè)PDN上可以放置的同封裝電容的總數(shù)量是ntotal，總數(shù)量的確定往往受到的最大限制是PCB的布局空間。高度集成的PCB上能夠放置有限數(shù)量的電容焊盤。設(shè)同樣封裝下不同容值的種類分別是a,b,c…n，且a＞b＞c＞…n，則總數(shù)量為：

對(duì)于實(shí)際設(shè)計(jì)，可以選擇不同的電容規(guī)格來(lái)實(shí)現(xiàn)最優(yōu)性能，也就是選擇最優(yōu)的na,nb,nc…nn。

2.1 每一個(gè)頻點(diǎn)的總阻抗計(jì)算

取 100 kHz、200 kHz、500 kHz、800 kHz、1 MHz共5個(gè)頻點(diǎn)，每一個(gè)頻點(diǎn)的不同電容會(huì)有對(duì)應(yīng)的阻抗Z的數(shù)據(jù)。例如，對(duì)于0805封裝的10 μF電容，對(duì)應(yīng)的Z頻點(diǎn)的總阻抗為：

這樣可以得到每一個(gè)頻點(diǎn)的阻抗。

2.2 阻抗優(yōu)化方法

在總數(shù)量不變的基礎(chǔ)上，遍歷每一種可能的配置。如圖5所示，首先遍歷阻抗得到1 MHz頻點(diǎn)最低時(shí)的阻抗曲線Za，再遍歷得到100 kHz頻點(diǎn)最低時(shí)的阻抗曲線Zb，然后以此為基準(zhǔn)，求最終優(yōu)化的目標(biāo)曲線Zc。Zc在各個(gè)頻點(diǎn)上距離Za和Zb的差值是最小的，最終Zc對(duì)應(yīng)的配置na,nb,nc…nn即為優(yōu)化后的電容配置數(shù)量。

3 仿真結(jié)果

本文設(shè)計(jì)了一款服務(wù)器主板，采用intel的最新款CPU作為核心芯片，供電核電壓VCC最大為1.8 V，228 A，電流范圍很大，電流邊沿速率750 A/μs，電流負(fù)載變化為200 A的250 Hz階躍波形。該款芯片設(shè)計(jì)1 MHz以上的頻段已經(jīng)在芯片封裝上實(shí)現(xiàn)。板級(jí)PDN設(shè)計(jì)主要關(guān)注Bulk電容。優(yōu)化前后的電容規(guī)格和數(shù)量對(duì)比如表1所示。

圖5 阻抗曲線

表1 優(yōu)化后的電容規(guī)格和數(shù)量對(duì)比

使用sigrity仿真目標(biāo)阻抗的變化，結(jié)果如圖6所示。

圖6中，虛線是原有阻抗曲線，實(shí)線是優(yōu)化后曲線?？梢钥吹?，優(yōu)化后，1 MHz頻段內(nèi)阻抗下降明顯。

圖7為在VRM輸出電感處測(cè)量點(diǎn)示意圖，圖8、圖9分別為優(yōu)化前后電流瞬變時(shí)的電壓波動(dòng)?？梢?jiàn)，電流瞬變時(shí)電壓波動(dòng)為59.2 mV。

圖6 目標(biāo)阻抗變化曲線

優(yōu)化后，電流瞬變時(shí)候電壓的波動(dòng)為49.8 mV，降低了10 mV左右?？梢?jiàn)，阻抗優(yōu)化對(duì)改善電源瞬態(tài)性能明顯。

4 結(jié) 論

在PCB電容焊盤受到PCB空間的限制下，優(yōu)化設(shè)計(jì)不同規(guī)格的電容配置，可以進(jìn)一步改善特定頻段的目標(biāo)阻抗，優(yōu)化電源系統(tǒng)的瞬態(tài)響應(yīng)。

圖7 測(cè)量點(diǎn)示意

圖8 優(yōu)化前電流瞬變時(shí)候電壓

圖9 優(yōu)化后電流瞬變時(shí)候電壓