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        基于FPGA+COM Express的基帶數(shù)字信號處理平臺設(shè)計

        2019-01-30 01:55:58
        計算機測量與控制 2019年1期
        關(guān)鍵詞:基帶信號處理以太網(wǎng)

        (中國空空導彈研究院,河南 洛陽 471009)

        0 引言

        隨著數(shù)字信號處理技術(shù)和大規(guī)模集成電路的廣泛應(yīng)用,基帶數(shù)字信號處理平臺正朝著高度集成化、模塊化、通用化的方向發(fā)展[1]。傳統(tǒng)的基帶數(shù)字信號處理平臺多采用FPGA+DSP的結(jié)構(gòu),數(shù)據(jù)量大但運算結(jié)構(gòu)簡單的部分用FPGA實現(xiàn),數(shù)據(jù)量少但控制結(jié)構(gòu)復雜的算法用DSP實現(xiàn)[2]。但DSP存在人機交互差,通信接口不夠豐富,設(shè)計開發(fā)周期長等問題,為了縮短產(chǎn)品研發(fā)周期,便于產(chǎn)品提早搶占市場,我們設(shè)計開發(fā)的衛(wèi)星信號分離系統(tǒng)采用了FPGA+嵌入式計算機模塊(COM,Computer On Module)的硬件架構(gòu)。

        嵌入式計算機模塊是高度集成化的計算機模塊,可以大幅度減輕設(shè)計者的開發(fā)和維護工作,縮短開發(fā)周期。COM有多種標準,使用最廣泛的為COM Express,該標準規(guī)定了4種引腳分配類型和三種模塊尺寸[3]。COM Express是目前市場上最小、性能最高、最為先進的嵌入式模塊之一,應(yīng)用于高端嵌入式領(lǐng)域[4]。COM Express的設(shè)計過程簡單,功能強大,靈活性高,可以大幅度提高工作效率[5]。本文主要闡述基于FPGA+COM Express的基帶數(shù)字信號處理平臺的設(shè)計,該平臺不但可以滿足衛(wèi)星信號分離系統(tǒng)的需求,而且運算能力強大,接口豐富,具有很強的通用性,可廣泛應(yīng)用于基帶信號處理系統(tǒng),實現(xiàn)產(chǎn)品的快速開發(fā)。

        1 系統(tǒng)總體設(shè)計

        結(jié)合衛(wèi)星信號分離系統(tǒng)的需求和產(chǎn)品開發(fā)周期等因素,選擇合適的硬件系統(tǒng)架構(gòu)。衛(wèi)星信號分離系統(tǒng)采用20振元的天線陣接收衛(wèi)星信號,同時接收多顆衛(wèi)星信號,然后根據(jù)各顆衛(wèi)星信號來向不同,用自適應(yīng)信號處理算法,將陣列天線波束分別對準感興趣的衛(wèi)星,同時在其它衛(wèi)星信號來向形成零陷,從而將各顆衛(wèi)星信號分離輸出。需要將20路天線接收到的信號分別進行采樣、下變頻、濾波、信號分離處理、分離出12路信號后分別上變頻輸出,進行信號分離處理時需要知道自身平臺的姿態(tài)信息和衛(wèi)星信號的來向,從而自適應(yīng)的計算出需要分離的衛(wèi)星信號的權(quán)值,系統(tǒng)時鐘為62 MHz,采樣位寬為14 bit。20路信號并行實時處理,每個時鐘節(jié)拍完成一次運算,運算量很大,但數(shù)字上下變頻、濾波等功能相對固定,比較適合用FPGA實現(xiàn)[6]。而接收平臺的姿態(tài)信息和衛(wèi)星信號來向以及生成權(quán)值的數(shù)據(jù)處理速度相對較低,幾十毫秒完成一次運算,我們用嵌入式計算機模塊來實現(xiàn)該部分功能。

        圖1所示為本基帶數(shù)字信號處理平臺的硬件架構(gòu),主要由A/D、FPGA、COM Express、網(wǎng)絡(luò)接口模塊、D/A、電源變換電路和時鐘管理電路等部分組成。20路A/D分別將20個天線陣元接收下來的已下變頻的模擬中頻信號量化為數(shù)字信號,F(xiàn)PGA分別對20路信號進行下變頻、濾波,然后將相關(guān)參量送給嵌入式計算機模塊SOM-7565,SOM-7565根據(jù)接收到的慣導信息和衛(wèi)星信號來向,計算出需要分離的各顆衛(wèi)星信號的加權(quán)值并將權(quán)值送給FPGA,F(xiàn)PGA完成對各路信號的加權(quán),并分別上變頻后送給D/A輸出。FPGA與SOM-7565之間用網(wǎng)口通信,F(xiàn)PGA通過以太網(wǎng)模塊實現(xiàn)網(wǎng)絡(luò)接口協(xié)議,通過以太網(wǎng)交換控制芯片實現(xiàn)信息交互。

        圖1 基帶數(shù)字信號處理平臺的硬件架構(gòu)

        2 系統(tǒng)硬件平臺設(shè)計

        由上文可知,開發(fā)平臺主要包括FPGA、COM Express、網(wǎng)絡(luò)接口模塊、A/D、D/A、電源變換電路和時鐘管理電路,下面對硬件各部分平臺設(shè)計進行簡要介紹。

        2.1 FPGA芯片

        FPGA芯片需要分別對20路信號進行下變頻、濾波,加權(quán),并分別完成12路信號上變頻,需要進行大量的邏輯運算和乘法運算,因此對邏輯資源和乘法器的需求比較大;FPGA需要與20路A/D和12路D/A互聯(lián),A/D和D/A均為14 bit位寬,因此對I/O資源的需求也很高。根據(jù)資源需求情況,我們選擇了Altera公司的Stratix V系列FPGA芯片5SGSMD8K2F40C3N。該芯片有等效邏輯資源695K,存儲器58Mbits,18×18乘法器3926個,可用IO數(shù)量為696個[7],可以滿足系統(tǒng)設(shè)計需要。內(nèi)部可生成嵌入式內(nèi)核(NIOS),方便對接口程序進行調(diào)試??梢岳肧ignal TapII,實時得到輸入輸出以及內(nèi)部信號時序關(guān)系,便于進行程序調(diào)試。FPGA外圍電路主要有下載電路和測試電路,對外信息輸出可以通過網(wǎng)口輸出,也可以通過串口輸出。

        2.2 嵌入式計算機模塊

        根據(jù)對處理器計算能力和體積、功耗等方面的綜合考慮,我們選擇SOM-7565作為嵌入式計算機模塊。SOM-7565是一種符合COM Express標準的超小型計算機模塊,尺寸大小為84 mm×55 mm,采用x86架構(gòu),可在其上運行Windows XP操作系統(tǒng)。該模塊為研華科技生產(chǎn)的COM Express模塊,其主要性能如下[8]:

        ·CPU型號:Intel Atom Process N2600;

        ·主頻:1.6 GHz;

        ·芯片組:NM10;

        ·內(nèi)存:DDR3 2 GB;

        ·板上硬盤:4 GB;

        ·功耗:6.96 W。

        COM Express模塊SOM-7565的標準化和通用化做的很好,方便人機交互以及和標準接口設(shè)備通信,具有豐富的外部接口,1個SATA端口,8個USB 2.0端口,3個PCIe總線端口,以及I2C總線、GPIO口、音頻接口、以太網(wǎng)口等,可滿足各種設(shè)計需求。本設(shè)計采用以太網(wǎng)口與FPGA和外部計算機通信,用RS232總線接收慣導信息和衛(wèi)星信號來向等信息,并通過SATA口外掛一塊128 GB的固態(tài)硬盤。

        2.3 網(wǎng)絡(luò)接口模塊

        網(wǎng)絡(luò)接口模塊主要包括W5100以太網(wǎng)芯片和RTL8305SC以太網(wǎng)交換控制芯片。FPGA與SOM-7565之間用網(wǎng)口通信,W5100是一款集成了TCP/IP協(xié)議的以太網(wǎng)接口芯片,內(nèi)部集成有10/100 Mbps的以太網(wǎng)控制器,可以實現(xiàn)沒有操作系統(tǒng)的Internet連接,用來完成FPGA的網(wǎng)絡(luò)接口協(xié)議,F(xiàn)PGA只需要進行簡單的端口編程,即可實現(xiàn)Internet連接。W5100提供了3種接口[9]:直接并行總線、間接并行總線和SPI總線,我們采用間接并行總線的方式與FPGA連接,連接關(guān)系如圖2所示。

        圖2 間接總線接口模式

        RTL8305SC是一種5口以太網(wǎng)交換控制芯片,可提供10/100 Mbps傳輸速率的自動協(xié)商和識別功能,用于協(xié)調(diào)FPGA,SOM-7565和上位機間的通信,SOM-7565可通過網(wǎng)口連接上位機,在上位機上用遠程終端控制,待程序調(diào)試成功后再脫離上位機獨立運行。

        2.4 A/D電路

        模數(shù)轉(zhuǎn)換電路由20路高速、高精度A/D及其外圍電路組成。需要采樣的中頻信號主頻為46.5 MHz,帶寬為20 MHz,采用帶通采樣,根據(jù)帶通采樣定理,采樣頻率應(yīng)不低于信號帶寬的兩倍,即采樣頻率不能低于40 MHz,考慮到A/D采樣后的下變頻處理利用免乘NCO來實現(xiàn),我們選取的采樣時鐘為62 MHz,A/D采樣后信號主頻變?yōu)?2-46.5=15.5 MHz,與頻率為62/4=15.5 MHz的免乘NCO混頻后恰好可以變頻到基帶信號,這就要求A/D轉(zhuǎn)換器采樣速率不低于62MSPS。導航信號采樣數(shù)據(jù)有效位數(shù)不應(yīng)低于4 bit,否則會造成信噪比損失,考慮到信號幅度變化,電路板底噪以及A/D轉(zhuǎn)換器的線性工作范圍等因素,應(yīng)留取適當裕量,選取的A/D轉(zhuǎn)換器有效數(shù)據(jù)位數(shù)應(yīng)不少于6 bit。本系統(tǒng)由于是樣機研制,考慮到平臺還可以應(yīng)用于其它科研項目,避免平臺資源浪費,可對A/D指標進行適當拔高。因此綜合考慮體積、功耗、價格等因素,我們選用的A/D轉(zhuǎn)換器是AD公司的AD9245。該芯片是采用CMOS技術(shù)的高速、高性能、單片集成的14位模數(shù)轉(zhuǎn)換器,其最高采樣頻率可以達到80MSPS,典型信噪比約70 dB,數(shù)據(jù)有效位數(shù)11.5 bit,可以滿足系統(tǒng)需求。為改善輸入信號質(zhì)量,提高對共模噪聲的抑制度,信號輸入A/D前先經(jīng)過調(diào)理電路,將單端信號轉(zhuǎn)換為差分信號,并進行低通濾波。單端轉(zhuǎn)差分電路采用變壓器實現(xiàn),中頻濾波電路根據(jù)輸入的模擬中頻信號頻率,選擇合適的RC濾波網(wǎng)絡(luò)。A/D前端調(diào)理電路如圖3所示。

        圖3 A/D前端調(diào)理電路

        2.5 D/A電路

        FPGA實現(xiàn)衛(wèi)星信號分離后,需要將各顆衛(wèi)星信號分別輸出,因此需要選擇與之相適應(yīng)的D/A轉(zhuǎn)換器,系統(tǒng)設(shè)計要求能夠輸出12顆衛(wèi)星信號,因此需要12路D/A轉(zhuǎn)換器。D/A轉(zhuǎn)換器的分辨率越高,輸出信號的精度越高。實際輸出信號由于底噪、溫度等外界影響因素,而無法達到D/A芯片手冊所描述的精度[10],因此設(shè)計時應(yīng)留足裕量。為保證信號精度,D/A轉(zhuǎn)換器的性能應(yīng)優(yōu)于A/D轉(zhuǎn)換器的性能[11]。系統(tǒng)輸出的中頻信號頻率為46.5 MHz,為保證信號質(zhì)量,采用的輸出信號頻率為系統(tǒng)主時鐘的2倍,即62*2=124 MHz,選用D/A的數(shù)據(jù)率應(yīng)不低于124 MHz。經(jīng)過對多種D/A器件的綜合比較,我們選用的D/A芯片為AD公司的DAC2904,該芯片具有以下主要特點:

        (1)125MSPS數(shù)據(jù)率;

        (2)單電源供電是5 V或3.3 V;

        (3)高無雜散動態(tài)范圍典型值為78 dB,低干擾;

        (4)低功耗;

        (5)內(nèi)嵌參考電路。

        DAC2904是雙通道輸出的D/A轉(zhuǎn)換芯片,由獨立的兩路14 bit的并行端口組成,因此只需要6片芯片即可滿足系統(tǒng)需要。芯片的數(shù)據(jù)輸入接口接收標準的二進制原碼,所有數(shù)字接口兼容CMOS電平。

        在D/A的模擬輸出端利用RF變壓器可以很方便的把差分輸出信號變成單端輸出信號,同時能夠獲得較好的動態(tài)特性。這種信號輸出方式的配置,可以明顯的減弱共模信號,從而可以在一個較寬的頻率范圍內(nèi)改善動態(tài)特性。對于RF變壓器的選擇,要根據(jù)輸出信號的頻譜以及阻抗特性要求,合理的選擇變壓器的變壓比例,可以使其能夠獲得所需要的阻抗匹配的同時,獲得所需要的輸出電壓。在信號輸出前,我們還設(shè)計了中頻濾波器,用于濾除諧波信號。我們設(shè)計的基于該D/A轉(zhuǎn)換器的數(shù)模轉(zhuǎn)換電路,如圖4所示。

        圖4 數(shù)模轉(zhuǎn)換電路

        2.6 電源變換電路

        數(shù)字信號處理平臺外接24 V直流供電,板上器件供電由電源變換電路從24 V轉(zhuǎn)換為所需的各種電平,電源電路的設(shè)計主要遵循以下設(shè)計準則:

        板上各種電平的工作電流根據(jù)芯片數(shù)據(jù)手冊進行預估,留夠余量;

        A/D及D/A的模擬部分供電采用線性穩(wěn)壓電源,F(xiàn)PGA模擬時鐘電路采用線性穩(wěn)壓電源;

        電流較大的電平通過地平面?zhèn)鬏敚仄矫娴匿佋O(shè)不能有瓶頸;

        數(shù)字電路與模擬電路的地線分開并分別與電源端地線連接,盡量加大接地面積[12],將地線構(gòu)成閉合回路;

        合理安排電源層、地層及信號層的排布,通常在電源層旁邊安排一個完整的地層;

        不同電源層在空間上要避免重疊,特別是一些電壓相差較大的電源之間,電源平面的重疊問題要設(shè)法避免;

        電源層進行內(nèi)縮設(shè)計,以一個H(電源和地之間的介質(zhì)厚度)為單位,電源層應(yīng)內(nèi)縮20H以上。

        2.7 時鐘管理電路

        時鐘管理電路為板上A/D、FPGA、COM Express模塊、網(wǎng)絡(luò)接口模塊和D/A提供工作時鐘,它包括晶振、時鐘驅(qū)動芯片等。由于時鐘噪聲和抖動會引起A/D采樣動態(tài)誤差變大,因此要求時鐘信號具有較高的純度和較低的相噪特性,以防止A/D性能惡化。為保證20路信號的相位一致性,需要20路A/D采用相同的采樣時刻,這就要求20路A/D的采樣時鐘具有相同的走線長度,并且各路時鐘信號間的延時盡可能小。為了保證時鐘頻率的準確性,晶振頻率應(yīng)選擇與信號處理時鐘同頻或整數(shù)倍分頻/倍頻頻率,本系統(tǒng)選用的晶振頻率與系統(tǒng)主時鐘一致,晶振為62 MHz的溫補晶振,全溫范圍內(nèi)頻率穩(wěn)定度不低于2 ppm。由于板上時鐘信號線較多,時鐘驅(qū)動芯片是必不可少的。根據(jù)系統(tǒng)對時鐘信號的參數(shù)要求,我們采用多片CY2305和CY2309作為時鐘驅(qū)動芯片。這兩種時鐘驅(qū)動芯片具有零延遲輸出,60 ps的典型周期到周期抖動,多個低抖動輸出,85 ps的典型輸出至輸出扭曲,可以滿足系統(tǒng)需求。

        3 系統(tǒng)測試

        本文所述的基帶數(shù)字信號處理平臺的應(yīng)用背景是衛(wèi)星信號分離系統(tǒng),該系統(tǒng)將分離出的各顆衛(wèi)星信號處理后再發(fā)射出去,以達到欺騙敵方的目的。如果分離出的衛(wèi)星信號處理延時過大,容易被敵方識別因而達不到欺騙敵方的目的。各顆衛(wèi)星信號到達地面時的功率不一致,但通常都在10 dB范圍內(nèi)波動,系統(tǒng)要求分離出的衛(wèi)星信號中不應(yīng)包含其它衛(wèi)星信號,這就要求分離出的衛(wèi)星信號與其它衛(wèi)星信號的功率比足夠大。為滿足動態(tài)載體的需要,權(quán)值更新速率不能太低,否則會造成波束指向誤差過大,導致系統(tǒng)性能急劇下降。該系統(tǒng)要求信號處理延時不大于10 us,分離出的衛(wèi)星信號與其它衛(wèi)星信號的功率比不小于20 dB,權(quán)值更新速率不小于10 Hz。

        本系統(tǒng)由于主要的信號處理部分用大容量FPGA并行實現(xiàn),實測系統(tǒng)延遲只有2 us。信號處理采用20個天線單元組成的天線陣實現(xiàn),需要分離的衛(wèi)星信號理論上可實現(xiàn)10*log 20=13 dB的增益,實測信號增益不小于10 dB。信號處理算法在其它衛(wèi)星信號來向形成零陷,仿真得到的零陷深度在40-50 dB,實際實現(xiàn)時由于角度誤差,各通道間幅相誤差以及天線互耦等因素導致系統(tǒng)性能下降,實測得到的零陷深度不小于20 dB,因此分離出的衛(wèi)星信號與其它衛(wèi)星信號的功率比不小于30 dB。FPGA用來加權(quán)的權(quán)值計算由COM Express模塊實現(xiàn),并通過網(wǎng)口將數(shù)據(jù)發(fā)送給FPGA,權(quán)值更新速率可達到20 Hz。各項性能指標均達到了系統(tǒng)要求。

        4 結(jié)束語

        本文所述的基帶數(shù)字信號處理平臺,采用FPGA+COM Express的硬件架構(gòu),充分利用了FPGA和COM Express模塊各自的優(yōu)勢,構(gòu)建了一個高性能的基帶處理平臺,實現(xiàn)了對大量高速復雜信號的接收與實時處理。COM Express具有豐富的標準接口,在通用性、可升級性上具有明顯的優(yōu)勢,設(shè)計靈活,易于實現(xiàn),處理器模塊可以根據(jù)項目需要方便替換,F(xiàn)PGA也可以根據(jù)系統(tǒng)對資源的需求而選用不同的型號。該設(shè)計方案可廣泛應(yīng)用于基帶數(shù)字信號處理平臺的設(shè)計中,能夠適應(yīng)不同層次開發(fā)對硬件平臺的需求。

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