鄧紅玉　童子權(quán)　蓋建新　李卓然

摘 要：傳統(tǒng)的方式構(gòu)建多分量疊加的復(fù)雜波形時，需要較大的波形存儲容量和復(fù)雜的硬件電路設(shè)計。針對這一問題，研究了一種多分量信號的直接波形數(shù)據(jù)合成方法，該方法充分利用FPGA的硬件資源，建立了基于DDS原理的正弦波、三角波和脈沖波的基礎(chǔ)分量模型，可直接設(shè)置每個基礎(chǔ)分量的幅度、頻率、相位和脈寬，然后進行多分量波形數(shù)據(jù)直接疊加，經(jīng)數(shù)模轉(zhuǎn)換后產(chǎn)生模擬波形。還對多分量信號直接數(shù)字合成相關(guān)誤差進行分析，并以單片F(xiàn)PGA為載體設(shè)計了28個正弦波分量、2個三角波分量、2個波脈沖分量的直接數(shù)字合成電路。該方法的突出優(yōu)點是可由眾多分量構(gòu)建復(fù)雜波形、參數(shù)設(shè)置方便、模擬電路簡單。

關(guān)鍵詞：多分量信號；直接數(shù)字合成；FPGA

DOI：10.15938/j.jhust.2018.04.011

中圖分類號： TH911.7

文獻標(biāo)志碼： A

文章編號： 1007-2683（2018）04-0059-05

Abstract：With the traditional way to construct the complex waveform of multiple components， the large waveform storage capacity is needed and the design of the hardware circuit is complex. To solve this problem， in this paper， a method of direct waveform data synthesis of multicomponent signals is studied， making full use of the hardware resource of FPGA， and establishes the basic component model of sine wave， triangle wave and pulse wave based on DDS principle， which can directly set the amplitude， frequency， phase and pulse width of each base component. Then， the multicomponent waveform data is directly superimposed， and the analog waveform is generated after the digital analog conversion. Also， the relative error of direct digital synthesis of multi component signals is analyzed， and the direct digital synthesis circuit of 28 sine waves， 2 triangular wave components and 2 pulse components is designed by using single chip FPGA as the carrier. The outstanding advantages of the method are that the complex waveforms can be constructed from many components. The parameters are convenient and the analog circuit is simple.

Keywords：multicomponent signals； direct digital synthesis； FPGA

0 引 言

隨著社會的不斷發(fā)展，在通信系統(tǒng)、醫(yī)療及科學(xué)實驗中，多分量混合信號的應(yīng)用越來越多[1]，比如在通信方面的海洋探測的研究、醫(yī)療上的頻譜治療儀以及用于科學(xué)實驗的信號發(fā)生器等[2]。目前獲得多分量混合信號的方法有兩種，一種是多臺信號發(fā)生器或多個通道模擬輸出波形的疊加，另外一種方法是由任意波發(fā)生器輸出復(fù)雜波形?，F(xiàn)在市場上單臺儀器最多能夠?qū)崿F(xiàn)4通道波形信號輸出，如TEK公司的AWG2005，可通過外部模擬加法電路將多路信號疊加以構(gòu)建復(fù)雜波形，但這種方法的體積大、功耗大，而且不易建立分量間嚴(yán)格的時序關(guān)系。現(xiàn)在很多電子測量儀器廠家都有任意波發(fā)生器產(chǎn)品，可以通過上位機軟件編程任意波形數(shù)據(jù)，再通過接口傳送給儀器，使儀器產(chǎn)生復(fù)雜的波形信號，但任意波發(fā)生器構(gòu)建多分量信號的復(fù)雜波形，各分量的參數(shù)設(shè)置復(fù)雜[3]，并且波形存儲容量大、實時性差。為彌補以上應(yīng)用不足，本文研究了一種新的產(chǎn)生多分量混合信號的實現(xiàn)方法，它以基于DDS原理[4]的正弦波、三角波、脈沖波為基礎(chǔ)分量模型，充分利用FPGA資源，對多個分量信號進行直接數(shù)字合成，從而解決了傳統(tǒng)多分量信號合成面臨的諸多問題。

1 直接數(shù)字合成方法

傅里葉變換理論表明，任何復(fù)雜的信號都可以經(jīng)傅里葉展開為不同頻率的正弦波的疊加，因此可以把正弦信號作為最基礎(chǔ)的分量波形，另一方面，三角波和脈沖波信號是常用的實驗激勵源，因此本文中約定正弦波、三角波、脈沖波作為多分量信號合成的基礎(chǔ)分量。以DDS原理實現(xiàn)的正弦波具有很多優(yōu)點，其頻率、幅度、相位可以直接數(shù)字設(shè)定，其他波形也可用類似于DDS方式產(chǎn)生，因此本方法約定基礎(chǔ)分量均以DDS原理實現(xiàn)。

整個多分量信號的數(shù)據(jù)合成拓?fù)浣Y(jié)構(gòu)如圖1所示。在硬件電路中，波形幅度的數(shù)據(jù)合成在FPGA內(nèi)部完成[5]。首先，多個波形數(shù)據(jù)分別經(jīng)過乘法器，然后一起通過加法器完成多分量混合信號的波形幅度數(shù)據(jù)合成，最后再輸出到DAC，經(jīng)轉(zhuǎn)換后變成模擬信號，從而完成波形發(fā)生。

構(gòu)建復(fù)雜波形時，分量個數(shù)越多其合成的效果越理想，但是，由于 DAC的位數(shù)有限，因此，在分量合成時，為了避免截斷誤差的浪費，隨著分量個數(shù)的增多，取得的位數(shù)也要相應(yīng)的增加。這里，定義DAC的位數(shù)為N位，分量個數(shù)是n。n分量進行疊加時，若分量量化位數(shù)為M，其對比DAC位數(shù)N的增加量為△，則有：

2 幅度權(quán)重優(yōu)化

如表2所示為約定的任意10分量信號的各分量參數(shù)，其中10個信號分量分別為6個正弦波分量、2個三角波分量和2個脈沖波分量。約定正弦波形數(shù)據(jù)表為16k×16bit，頻率控制字為32bit，相位控制字為16bit，脈寬控制字為16bit，系統(tǒng)時鐘為50MHz，DAC分辨率為12bit。分別計算這10個分量的數(shù)學(xué)運算后的理論量化值與分量量化后直接數(shù)字合成值。

通過MATLAB仿真，分別對實際分量和排序優(yōu)化處理后的分量進行直接數(shù)據(jù)合成，將不相等的時刻記錄下來，結(jié)果顯示二者最大誤差為1，即量子化誤差。這里僅記錄了100個時鐘周期內(nèi)的二者不等的時刻，如表3所示。

由表3可知，在0到100個時鐘周期內(nèi)，兩種合成波形方式的波形數(shù)據(jù)不相等的時刻只有22次，且誤差為1，實際是量化誤差，可忽略不計。

這充分說明將分量信號進行16bit寬波形數(shù)據(jù)進行合成后舍低4位數(shù)據(jù)形成的12位數(shù)據(jù)完全可以替代將混合信號用12bit數(shù)據(jù)位寬量化后的數(shù)據(jù)。從而驗證了方法的可行性。

在表述復(fù)雜信號的各個分量時，通常按頻率由小到大排序。當(dāng)受硬件資源容量和DAC的位數(shù)的限制，需要對各個分量進行排序和取舍[7]，這就需要對各個分量信號按幅度由大到小進行重新排序。

對于表2，10分量的波形合成后的公式為：

S（t）=∑10n=1Sn（t）

假設(shè)硬件資源只能通過8路，即DDS只有8路，對表2中的10個分量信號按照幅度大小排序，幅度從大到小排列，序號依次為4、1、10、5、2、8、3、6、9、7。舍去幅度值最小的兩個分量9和7，然后將剩余的8分量合成，即：

S′（t）=∑8n=1Sn（t）

整個計算過程是先對10分量的信號進行直接的數(shù)據(jù)合成，作為理論合成值。再重新將10路信號分量進行排序優(yōu)化處理，舍棄幅度較小的2路分量，只對幅度較大的8路分量疊加，生成了新的8路分量合成值。然后對比8路分量和10路分量之間的誤差值。通過MATLAB仿真分析，如表4所示，為10個時鐘周期內(nèi)的數(shù)據(jù)合成情況，由表可知，優(yōu)化處理之后的合成值與全分量合成值的相對誤差小于0.1%，因此，這種通過幅度排序優(yōu)化的直接數(shù)據(jù)合成方法在工程上是可行的。

3 邏輯電路實現(xiàn)

現(xiàn)在FPGA資源很多[8]，單片F(xiàn)PGA可以實現(xiàn)幾十個分量信號的直接數(shù)字合成，本文約定分量個數(shù)為32，由28個正弦波分量、2個三角波分量和2個脈沖波信號組成；各分量的頻率控制字為32位，相位、幅度和脈寬控制字均為16位。

在電路設(shè)計時，以7個正弦分量波形數(shù)據(jù)疊加構(gòu)成一個正弦電路模塊，以2個三角波和2個脈沖波的波形疊加構(gòu)成一個非正弦電路模塊，然后4個正弦電路模塊的波形數(shù)據(jù)和一個非正弦電路模塊的波形數(shù)據(jù)再次疊加便形成整個32分量信號的波形數(shù)據(jù)。

如圖2、3、4所示，分別為正弦波、三角波、脈沖波這3種基礎(chǔ)分量的波形發(fā)生邏輯電路。

選取Cyclone IV代的EP4CE115F29C7N芯片來進行仿真，其邏輯電路的編譯結(jié)果如圖5所示。由于FPGA具有重構(gòu)特性，可以根據(jù)實際情況構(gòu)建特定的分量組合模式。

4 結(jié) 論

本文研究表明，在理論上，理論量化值與分量合成值相比，只存在數(shù)據(jù)計算的量子化誤差，可忽略不計，證明了本文提出的多分量直接數(shù)字合成方法可行；當(dāng)硬件資源受限時，采取對分量的幅度排序和取舍，并進行優(yōu)化處理的方法在工程上是可行的；此外，單片的FPGA的硬件資源可實現(xiàn)幾十個分量的波形的數(shù)據(jù)合成，在硬件上也是可行的。

參 考 文 獻：

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（編輯：溫澤宇）