裴志軍，王雅欣

（天津職業(yè)技術(shù)師范大學電子工程學院，天津 300222）

在無線傳感器應用系統(tǒng)中，通常對模數(shù)轉(zhuǎn)換器（analog to digital converter，ADC）有苛刻的能耗限制，而比較器作為模數(shù)轉(zhuǎn)換器的基本構(gòu)造模塊，設計中要求具有較低的功耗和較小的芯片面積[1-4]。此外，深亞微米 CMOS（complementary metal oxide semiconductor）技術(shù)中低電源電壓的應用也使得比較器設計面臨著嚴峻挑戰(zhàn)[5]。深亞微米CMOS技術(shù)中，MOS器件的閾值電壓并沒有隨電源電壓以同樣的比例縮小，盡管比較器設計中更大尺寸的MOS器件可以補償電源電壓的減小，但這意味著更多的功耗和更大的芯片面積。針對深亞微米CMOS技術(shù)中的低電源電壓挑戰(zhàn)，研究者提出了一些有效技術(shù)，如增壓技術(shù)、體驅(qū)動晶體管技術(shù)等[6]，但增壓技術(shù)存在可靠性問題，而體驅(qū)動晶體管則需要特殊工藝并且與柵驅(qū)動晶體管相比較具有較小的跨導。對于低電源電壓CMOS電路設計，除了各種技術(shù)的改進，也需要開發(fā)新穎的電路結(jié)構(gòu)。基于敏感放大器的動態(tài)鎖存器結(jié)構(gòu)，可作為有效的鐘控比較器，因正反饋能夠獲得快速的比較判斷，且差分輸入易于獲得較低的失調(diào)，故被廣泛應用于存儲器、模數(shù)轉(zhuǎn)換器、數(shù)據(jù)接收器等[7]。雖然該動態(tài)鎖存器結(jié)構(gòu)具有高輸入阻抗，全擺幅輸出，無靜態(tài)功耗等優(yōu)點，然而由于電源與地之間存在較多晶體管的堆疊，難以適應于深亞微米CMOS技術(shù)中低電源電壓應用的需要[8]。為此，本文在對傳統(tǒng)基于敏感放大器的動態(tài)鎖存比較器分析基礎上，探討各種低壓低功耗動態(tài)鎖存比器技術(shù)，包括能夠?qū)崿F(xiàn)低壓低功耗的雙尾動態(tài)鎖存比較器結(jié)構(gòu)、單相時鐘低失調(diào)動態(tài)鎖存比較器結(jié)構(gòu)、高速動態(tài)鎖存比較器結(jié)構(gòu)。

1 基于敏感放大器的動態(tài)鎖存比較器

通常比較器的輸入和輸出特性如圖1所示?；谀M輸入電壓Vin+與參考電壓Vin-的比較，比較器產(chǎn)生輸出高電平VOH即邏輯1，或者低電平VOL即邏輯0。一個理想的比較器應該具有無限大增益，當輸入電壓大于參考電壓時，將輸出邏輯1，反之輸出邏輯0。然而實際應用中的比較器，由于增益有限，當Vin+>Vin-+VIH時，輸出邏輯1，而當Vin+

圖1 比較器的輸入和輸出特性

低功耗CMOS ADC中，作為關鍵組成模塊，比較器的優(yōu)化設計顯得尤為重要。比較器結(jié)構(gòu)多樣，其中開環(huán)比較器結(jié)構(gòu)本質(zhì)上是差分輸入單端輸出的高增益放大器，但很難適合于低功耗ADC應用；具有前置放大器的鎖存比較器結(jié)構(gòu)，雖然前置放大器改善了鎖存比較器的輸入相關失調(diào)，但所采用的靜態(tài)鎖存比較結(jié)構(gòu)需要消耗靜態(tài)功耗，難于滿足低功耗應用的要求。而動態(tài)鎖存比較器結(jié)構(gòu)，即鐘控再生比較器，能夠適合于低功耗應用。動態(tài)鎖存比較器的工作機理是基于放大和正反饋，包括復位和再生2個階段。復位階段，比較器輸出節(jié)點被充電到電源電壓或放電到地；再生階段即比較判斷階段，通過跟蹤輸入以及正反饋在比較器輸出產(chǎn)生期望的數(shù)字邏輯值。動態(tài)鎖存比較器結(jié)構(gòu)中，強正反饋可以使比較器快速判斷，盡管在再生階段消耗功耗，但在復位階段沒有靜態(tài)功耗。鎖存型敏感放大器是典型的動態(tài)鎖存比較器結(jié)構(gòu)，可以作為低功耗CMOS ADC中的鐘控比較器。

基于敏感放大器的傳統(tǒng)動態(tài)鎖存比較器的結(jié)構(gòu)如圖2所示。該動態(tài)鎖存比較器由差分放大級和鎖存級構(gòu)成。NMOS晶體管M1、M2構(gòu)成差分放大級的輸入差分對，而鎖存器由晶體管M3、M5和晶體管M4、M6組成的2個背靠背CMOS反相器構(gòu)成。復位階段，時鐘信號CLK=0，NMOS晶體管Mtail關斷，PMOS晶體管M7、M8導通將輸出節(jié)點Outn和Outp拉升復位到 VDD；比較判斷階段，CLK=VDD，PMOS 晶體管 M7、M8關斷，而NMOS晶體管Mtail導通，于是根據(jù)差分輸入端電壓VINP和VINN的不同，被預充電到VDD的2個輸出節(jié)點電壓開始以不同的速率放電。輸出節(jié)點Outp通過NMOS晶體管M2的漏電流放電，輸出節(jié)點Outn通過NMOS晶體管M1的漏電流放電，若VINP>VINN，則節(jié)點Outp比節(jié)點Outn放電更快。當節(jié)點Outp在Outn之前下降到VDD-|Vthp|時，相應的PMOS晶體管M5將導通，從而啟動由晶體管M3、M5和晶體管M4、M6組成的2個背靠背的CMOS反相器所構(gòu)成的鎖存器的再生。于是節(jié)點Outn電壓被上拉到VDD而輸出邏輯1，而節(jié)點Outp電壓被放電到地而輸出邏輯0；若VINP

圖2 傳統(tǒng)動態(tài)鎖存比較器結(jié)構(gòu)

該比較器的延遲時間包括泄放延遲和鎖存延遲。泄放延遲表示輸出節(jié)點負載電容CL放電直到PMOS晶體管M5或M6開始導通的時間。鎖存延遲表示從PMOS晶體管M5或M6開始導通到輸出節(jié)點的電壓差達到VDD/2的時間。通過分析可獲得延遲時間的表示[8]，即

式中：K1，2為輸入晶體管導電因子；gm,eff為 CMOS 反相器的有效跨導；Itail為偏置電流。

可見，該比較器的延遲時間與負載電容呈正比，而隨輸入差分電壓ΔVin的增大而減小。另外，比較器延遲時間也受到輸入共模電壓的影響。如果輸入共模電壓減小，則導致較小的偏置電流，使得泄放延遲增加，而鎖存延遲減小。

雖然上述傳統(tǒng)動態(tài)鎖存比較器結(jié)構(gòu)具有諸多優(yōu)點，如高輸入阻抗、軌到軌的高輸出擺幅、無靜態(tài)功耗以及可以獲得對噪聲和器件失配的良好魯棒性，但這種結(jié)構(gòu)仍存在一些缺點。因為差分放大級和鎖存級的電流都是由尾晶體管Mtail的偏置電流決定，使得僅存在一個電流路徑。為了獲得較低的輸入相關失調(diào)，則期望較小的尾偏置電流以便使輸入差分對保持在亞閾值區(qū)，然而欲獲得輸出鎖存器的快速再生，則期望較大的尾偏置電流[9]。尾晶體管大多數(shù)情況工作在線性區(qū)，且尾偏置電流受輸入共模電壓的影響，從而影響動態(tài)鎖存比較器的再生過程。另外，由于在電源和地之間存在多個晶體管的堆疊，若要獲得較小的延遲時間，需要較高的電源電壓。通過前面分析可知，開始比較判斷時，鎖存器中只有晶體管M3、M4對正反饋有貢獻，一直到其中1個輸出節(jié)點的電壓下降到足夠小使得晶體管M5或M6導通，再開始完整的再生過程。低電源電壓情況時，CMOS反相器對的NMOS晶體管M3、M4和PMOS晶體管M5、M6的柵源電壓都比較小，從而使得反相器的有效跨導較小，鎖存器的延遲時間增大，嚴重影響了比較器的速率。采用雙尾動態(tài)鎖存比較器結(jié)構(gòu)可有效改善傳統(tǒng)動態(tài)鎖存比較器的性能，尤其適合于低電源電壓的CMOS技術(shù)應用。

2 雙尾動態(tài)鎖存比較器

雙尾動態(tài)鎖存比較器結(jié)構(gòu)如圖3所示。與上述傳統(tǒng)動態(tài)鎖存比較器結(jié)構(gòu)相比較，輸入級和鎖存級的偏置電流分別采用了不同的尾晶體管Mtail和Mtail2，這種雙尾拓撲結(jié)構(gòu)使得電源與地之間的晶體管堆疊較少，因此適合在低電源電壓情況下工作。另外，雙尾結(jié)構(gòu)也使鎖存級能夠在較大偏置電流下工作而不受輸入共模電壓的影響，即尾晶體管Mtail2可以采用較大的尺寸以便使鎖存級更快地再生鎖存。同時，輸入級也能夠采用較小偏置電流，即尾晶體管Mtail1可以采用較小的尺寸以便降低輸入相關失調(diào)。

雙尾動態(tài)鎖存比較器瞬態(tài)分析如圖4所示。其中，輸入差分電壓為5 mV，共模電壓Vcm=0.7 V，電源電壓VDD=0.8 V。復位階段，CLK=0，NMOS晶體管Mtail1和Mtail2截止，輸入級中PMOS晶體管M3、M4導通，將節(jié)點fn和fp預充電到VDD，相應地輸出鎖存級中NMOS晶體管MR1和MR2導通，將輸出節(jié)點泄放到地；比較判斷階段，CLK=VDD，晶體管Mtail1和Mtail2導通，晶體管M3、M4截止，輸入級節(jié)點fn和fp的電壓開始下降，從而形成與差分輸入相關的輸出節(jié)點fn和fp的電壓差，晶體管MR1和MR2構(gòu)成的中間級則將該電壓差傳遞到由交叉耦合CMOS反相器構(gòu)成的鎖存級。于是，中間級晶體管MR1和MR2將電壓差放大并導致鎖存器非平衡再生。同時，中間級晶體管也將輸入級與輸出級之間相隔離，有效減少了回踢噪聲干擾。

與傳統(tǒng)動態(tài)鎖存比較器相類似，雙尾動態(tài)鎖存比較器的延遲時間也由泄放延遲和鎖存延遲2部分組成。鎖存延遲受輸入級輸出節(jié)點fn和fp的電壓差的影響，中間級晶體管將該電壓差放大從而可顯著減小比較器的延遲。輸入級的輸出節(jié)點fn和fp的電壓最終將泄放到地，使得中間級2個晶體管截止。另外，復位階段，這些節(jié)點從地充電到VDD，這意味著將消耗一定的功耗。

圖3 雙尾動態(tài)鎖存比較器結(jié)構(gòu)

圖4 雙尾動態(tài)鎖存比較器瞬態(tài)分析

3 單相時鐘低失調(diào)動態(tài)鎖存比較器

與雙尾動態(tài)鎖存比較器相比，單相時鐘低失調(diào)動態(tài)鎖存比較器在輸入級和輸出級間插入2個CMOS反相器，且輸出鎖存級采用了NMOS晶體管和PMOS晶體管互補結(jié)構(gòu)[10]，因此僅需要采用單相時鐘信號控制，且適合于低電源電壓情況工作，同時比傳統(tǒng)動態(tài)鎖存比較器具有更低的失調(diào)電壓和更高的負載驅(qū)動能力，單相時鐘低失調(diào)動態(tài)鎖存比較器結(jié)構(gòu)如圖5所示。

圖5 單相時鐘低失調(diào)動態(tài)鎖存比較器結(jié)構(gòu)

輸入級與輸出級間插入2個附加的反相器，改善了再生鎖存級前的增益，對再生鎖存器提供了更大的電壓增益，使鎖存器輸入相關失調(diào)電壓減小。輸出再生鎖存級采用互補結(jié)構(gòu)，能夠提供更大的輸出驅(qū)動電流以驅(qū)動更大的電容負載。

復位階段，CLK=0，輸入級PMOS晶體管M4、M5導通，Di+和Di-節(jié)點電容充電到VDD，相應地使2個CMOS反相器對的NMOS晶體管M16、M17導通，則Di+′和Di-′節(jié)點放電到地。隨后，輸出鎖存級的PMOS晶體管 M10、M11、M14 和 M15 導通，Out+和 Out-輸出節(jié)點以及SW+和SW-節(jié)點充電到VDD，同時NMOS晶體管M12和M13截止；比較判斷階段，CLK=VDD，與差分輸入電壓相關，輸入級的Di+和Di-節(jié)點電壓以不同的速率從VDD放電到地。結(jié)果在Di+和Di-節(jié)點間形成與差分輸入相關的電壓差。只要Di+或者Di-節(jié)點電壓下降到低于VDD-|Vtp|時，晶體管M16、M18和M17、M19構(gòu)成的2個CMOS反相器則分別將Di+和Di-節(jié)點信號反相到Di+′和Di-′節(jié)點，從而形成不同相位的再生Di+′和Di-′節(jié)點電壓，隨后再由晶體管M10、M11、M12、M13傳遞到輸出鎖存器。當再生Di+′和Di-′節(jié)點電壓在不同時間從0拉升到VDD時，晶體管M12和M13導通，于是輸出鎖存器將從Di+′和Di-′節(jié)點傳遞的小電壓差再生，從而產(chǎn)生期望的數(shù)字邏輯電平。如果Di+′節(jié)點電壓比Di-′節(jié)點電壓上升更快，Out+節(jié)點將輸出邏輯高電平VDD，反之，Out+節(jié)點將輸出邏輯低電平0。當Out+或Out-節(jié)點電壓下降低于VDD-|Vtp|時，PMOS晶體管M9或M8將導通而增強正反饋。該結(jié)構(gòu)動態(tài)鎖存比較器的缺點是在復位期間需要更多時間將輸出節(jié)點充電到電源電壓，從而使比較器的速率受到一定影響。

4 高速動態(tài)鎖存比較器

在適合于低電源電壓應用的雙尾動態(tài)鎖存比較器結(jié)構(gòu)中，如果能夠在比較判斷階段增大輸入級的輸出節(jié)點fn和fp的電壓差，則可獲得更快的再生鎖存速率。因此，為了進一步改善雙尾動態(tài)鎖存比較器結(jié)構(gòu)的速度性能，可以在輸入級中增加2個分別與PMOS晶體管M3、M4并聯(lián)的交叉耦合方式的控制晶體管MC1、MC2，高速動態(tài)鎖存比較器結(jié)構(gòu)如圖6所示。

圖6 高速動態(tài)鎖存比較器結(jié)構(gòu)

復位階段，CLK=0，2個尾晶體管Mtail1和Mtail2截止，使得無靜態(tài)功耗，而輸入級的晶體管M3、M4導通則將節(jié)點fn和fp上拉到電源電壓VDD，使得PMOS晶體管MC1和MC2截止，同時，中間級NMOS晶體管MR1和MR2導通將輸出鎖存級的輸出復位到地；比較判斷階段，CLK=VDD，尾晶體管Mtail1和Mtail2導通，而輸入級的晶體管M3和M4截止。在比較判斷階段開始時，由于輸入級的輸出節(jié)點fn、fp電壓近似為VDD，使得控制晶體管MC1和MC2處于截止狀態(tài)，則節(jié)點fn、fp的電壓與差分輸入相關而以不同速率下降。若VINP大于VINN，NMOS晶體管M2比M1能夠提供更多的泄放電流，則節(jié)點fn的電壓比fp下降得更快。隨著節(jié)點fn電位的持續(xù)下降，相應的PMOS控制晶體管MC1開始導通，則將fp節(jié)點電位拉回到VDD，而控制晶體管MC2保持截止，從而使得節(jié)點fn電位完全泄放到地?？梢?，與雙尾動態(tài)鎖存比較器結(jié)構(gòu)不同，該結(jié)構(gòu)輸入級的1個輸出節(jié)點電位更快地泄放將會觸發(fā)相應的PMOS控制晶體管導通，于是，輸入級的另外1個輸出節(jié)點的電位將會被重新上拉到VDD。因此，輸入級的輸出節(jié)點fn和fp間的電壓差將隨時間而指數(shù)增加，從而再生鎖存時間可有效減小。然而，在控制晶體管導通時，也將會導致從電源到地的電流而產(chǎn)生靜態(tài)功耗。為此，可以在輸入差分對晶體管下方增加另外的2個NMOS晶體管開關，避免產(chǎn)生從電源到地的電流路徑[8]。

高速動態(tài)鎖存比較器結(jié)構(gòu)通過增大再生初始電壓差和增加鎖存級有效跨導改善了雙尾結(jié)構(gòu)的速率。另外，在比較判斷階段控制晶體管使輸入級的其中一個輸出節(jié)點沒有被泄放到地，因此較雙尾結(jié)構(gòu)也減少了功耗。盡管高速動態(tài)鎖存比較器結(jié)構(gòu)比雙尾結(jié)構(gòu)更有效改善了工作速率和功耗，但是增加了回踢噪聲，在應用中可采用噪聲抑制技術(shù)減小其影響[11]。當然，為了進一步改善動態(tài)鎖存比較器的功耗、速率、噪聲、失調(diào)等性能，還存在著許多其他電路結(jié)構(gòu)和技術(shù)[12-13]。

5 結(jié)語

隨著CMOS技術(shù)的快速發(fā)展，低壓低功耗比較器的設計優(yōu)化面臨著愈來愈嚴峻的挑戰(zhàn)，許多傳統(tǒng)的比較器拓撲結(jié)構(gòu)在低電源電壓的深亞微米CMOS技術(shù)很難獲得實際應用所要求的性能?；陔妷好舾蟹糯笃鞯膭討B(tài)鎖存比較器具有較高速率和無靜態(tài)功耗等優(yōu)點，但速率和失調(diào)性能受輸入共模電壓的影響，且電源與地之間晶體管的堆疊也難以適應低電源電壓的應用。雙尾動態(tài)鎖存比較器采用了輸入差分放大和輸出鎖存二級結(jié)構(gòu)，有效改善了速率和輸入相關的失調(diào)，在獲得低功耗的同時，也適合于低電源電壓應用。單相時鐘低失調(diào)動態(tài)鎖存比較器通過在雙尾動態(tài)比較器結(jié)構(gòu)的輸入和輸出級間插入反相器，以及采用互補結(jié)構(gòu)的輸出鎖存級，使動態(tài)比較器僅需要單相時鐘信號控制，便可獲得低失調(diào)、低功耗和更高負載驅(qū)動能力，也適合于低電源電壓工作。高速動態(tài)鎖存比較器通過在輸入級中增加控制晶體管，有效改善了雙尾結(jié)構(gòu)的速率和功耗。因此，低壓低功耗動態(tài)鎖存比較器可廣泛應用于各種模數(shù)轉(zhuǎn)換器及相關的其他應用領域。