陳科帆， 孫 彪， 馬書根

(天津大學(xué) 電氣與自動(dòng)化工程學(xué)院,天津 300000)

0 引 言

近年來(lái)，結(jié)構(gòu)健康監(jiān)測(cè)逐漸發(fā)展為土木結(jié)構(gòu)工程和減災(zāi)防災(zāi)工程學(xué)科新的前沿研究領(lǐng)域。利用結(jié)構(gòu)健康監(jiān)測(cè)系統(tǒng)獲得的信息對(duì)結(jié)構(gòu)進(jìn)行識(shí)別、診斷和評(píng)定成為可能。盡管在理論、方法和技術(shù)等方面都取得了長(zhǎng)足的發(fā)展，但結(jié)構(gòu)健康監(jiān)測(cè)技術(shù)和應(yīng)用仍面臨著諸多挑戰(zhàn)，如海量數(shù)據(jù)的處理和挖掘、基于導(dǎo)波的損傷探測(cè)技術(shù)等。

本文基于壓縮感知(compressed sensing,CS)理論，設(shè)計(jì)了一種模擬信息轉(zhuǎn)換器(analog to information converter,AIC)系統(tǒng)。該系統(tǒng)分為3個(gè)模塊：數(shù)據(jù)采集模塊、CS模塊、信號(hào)重構(gòu)模塊。數(shù)據(jù)采集模塊對(duì)結(jié)構(gòu)振動(dòng)信號(hào)進(jìn)行采樣；CS模塊根據(jù)CS理論在現(xiàn)場(chǎng)可編程門陣列(field programmable gate array,FPGA)中設(shè)置觀測(cè)矩陣，并將該矩陣生成的高斯隨機(jī)信號(hào)與采樣信號(hào)進(jìn)行調(diào)制[1,2]；信號(hào)重構(gòu)模塊，將調(diào)制信號(hào)上傳至電腦，利用重構(gòu)算法重構(gòu)出目標(biāo)信號(hào)。

1 連續(xù)信號(hào)的CS及AIC系統(tǒng)

(1)

式(1)即為壓縮感知數(shù)學(xué)模型的衍生[8]。

圖1 基于RD結(jié)構(gòu)的連續(xù)信號(hào)AIC系統(tǒng)框圖

2 基于均勻采樣的改進(jìn)型AIC系統(tǒng)

以上RD結(jié)構(gòu)AIC是一種典型的模擬壓縮感知系統(tǒng)[9,10]，需要增加一個(gè)模擬前端，本文對(duì)其進(jìn)行了改進(jìn)，設(shè)計(jì)了一種基于均勻采樣的AIC系統(tǒng)，其結(jié)構(gòu)模型如圖2所示。

圖2 基于均勻采樣的改進(jìn)型AIC模型

其中，x(t)為模擬輸入信號(hào)，pc(t)為觀測(cè)矩陣中的高斯分布隨機(jī)值，y(m)為觀測(cè)值。設(shè)計(jì)了實(shí)際的硬件系統(tǒng)。該系統(tǒng)由信號(hào)采集模塊、壓縮傳感模塊、信號(hào)重構(gòu)模塊組成。其系統(tǒng)框圖如圖3所示，硬件電路如圖4所示。

圖3 改進(jìn)型AIC系統(tǒng)框圖

圖4 改進(jìn)型AIC的硬件電路

2.1 信號(hào)采集模塊

改進(jìn)型AIC系統(tǒng)仍以奈奎斯特頻率采集模擬輸入信號(hào)，由A/D芯片實(shí)現(xiàn)，采用Max11108芯片作為A/D芯片，F(xiàn)PGA通過(guò)編程控制其片選、時(shí)鐘和數(shù)據(jù)傳輸。Max11108與FPGA有3個(gè)連接端口：SCLK,CSB,DOUT。FPGA通過(guò)SCLK接口提供Max11108工作時(shí)鐘，該時(shí)鐘頻率須大于或等于奈奎斯特頻率；通過(guò)CSB接口控制是否選中A/D芯片。Max11108通過(guò)DOUT接口將轉(zhuǎn)換后的數(shù)字信號(hào)傳輸給FPGA。

2.2 CS模塊

CS模塊將A/D轉(zhuǎn)換后的信號(hào)進(jìn)行壓縮傳感，上傳到上位機(jī)。該模塊先將A/D轉(zhuǎn)換后的信號(hào)整理為每組50×1的列向量xc，再由FPGA內(nèi)隨機(jī)波形發(fā)生器生成的25×50高斯隨機(jī)觀測(cè)矩陣φc乘以xc，得到每組25×1的列向量yc，最后上傳到上位機(jī)。整個(gè)壓縮傳感過(guò)程由FPGA芯片AGLN250V2在Libero SoC開發(fā)環(huán)境上編程實(shí)現(xiàn)。

根據(jù)以上過(guò)程，將壓縮傳感分為隨機(jī)波形發(fā)生器、積分器和通信傳輸。其硬件設(shè)計(jì)頂層模塊如圖5所示。

圖5 Libero SoC環(huán)境下的硬件頂層框圖

2.2.1 隨機(jī)波形發(fā)生器

隨機(jī)波形發(fā)生器產(chǎn)生偽隨機(jī)序列，與原始信號(hào)x(t)進(jìn)行混頻。偽隨機(jī)序列由線性反饋移位寄存器(linear feedback shift register,LFSR)組產(chǎn)生。本文使用FPGA芯片產(chǎn)生偽隨機(jī)序列，相應(yīng)邏輯電路由12 bit線性反饋移位寄存器組構(gòu)成，能夠產(chǎn)生最大長(zhǎng)度為212-1的偽隨機(jī)序列。取該偽隨機(jī)序列中前25×50個(gè)數(shù)作為本文AIC系統(tǒng)的觀測(cè)矩陣。

2.2.2 積分器

本文AIC系統(tǒng)中的積分器實(shí)際上由乘法器和加法器組成根據(jù)CS理論，有矩陣形式y(tǒng)=φx,即

(2)

(3)

從式(2)和式(3)可看出，每個(gè)觀測(cè)值y均由一組輸入量通過(guò)乘法和加法運(yùn)算得到。本文取觀測(cè)矩陣為25×50的偽隨機(jī)信號(hào),對(duì)于每50個(gè)模擬輸入量組成的1組列向量，25×50大小的觀測(cè)矩陣乘以該輸入量會(huì)得到1組25個(gè)觀測(cè)值，此即1個(gè)壓縮傳感周期。以此循環(huán)，就得到了每25個(gè)觀測(cè)值為1組的連續(xù)觀測(cè)數(shù)據(jù)。乘法器和加法器均在Libero SoC平臺(tái)編程實(shí)現(xiàn)。

2.2.3 USB通信傳輸

通信傳輸?shù)淖饔檬菍⒎e分后的信號(hào)上傳到電腦。本系統(tǒng)使用FT245芯片實(shí)現(xiàn)USB通信功能。USB接口提供了整個(gè)硬件電路所需的+5 V電壓，F(xiàn)T245將觀測(cè)數(shù)據(jù)通過(guò)USB上傳到上位機(jī)。

2.3 重構(gòu)模塊

觀測(cè)值y由通信模塊上傳到電腦后，需用重構(gòu)算法對(duì)其進(jìn)行信號(hào)恢復(fù)才能得到重構(gòu)的模擬輸入信號(hào)[11]。本文采用正交匹配追蹤[11,12](orthogonal matching pursuits,OMP)算法重構(gòu)目標(biāo)信號(hào)，重構(gòu)工作在MATLAB中實(shí)現(xiàn)。

3 實(shí)驗(yàn)與結(jié)果分析

本文對(duì)模擬正弦信號(hào)進(jìn)行了信號(hào)采集，并在MATLAB上完成了信號(hào)重構(gòu)。具體參數(shù)如下：正弦輸入信號(hào)頻率為Fs=100 Hz，幅值為200 mV，稀疏度為1，稀疏基為標(biāo)準(zhǔn)離散正弦變換(discrete sine transform,DST)基，觀測(cè)矩陣為25×50的高斯隨機(jī)[0,1]矩陣，ADC的采樣頻率為fADC=2.4 MHz。重構(gòu)信號(hào)與輸入信號(hào)比較如圖6所示，重構(gòu)殘差e=x-φ=8.214×10-2。

圖6 OMP算法重構(gòu)信號(hào)與輸入信號(hào)比較

觀測(cè)值數(shù)量與重構(gòu)成功概率關(guān)系如圖7所示。

圖7 觀測(cè)值數(shù)量與重構(gòu)成功概率關(guān)系(N=256)

4 結(jié) 論

本文對(duì)傳統(tǒng)的RD結(jié)構(gòu)AIC模型進(jìn)行了改進(jìn)，設(shè)計(jì)了一種基于均勻采樣的AIC系統(tǒng)，并對(duì)模擬信號(hào)進(jìn)行了壓縮傳感與重構(gòu)，結(jié)果表明，在二進(jìn)制測(cè)量矩陣滿足高斯隨機(jī)時(shí)，觀測(cè)值數(shù)量為輸入40 %～50 %時(shí)能精確重構(gòu)出目標(biāo)信號(hào)。與傳統(tǒng)RD結(jié)構(gòu)相比，設(shè)計(jì)的系統(tǒng)無(wú)需設(shè)計(jì)前端壓縮采集硬件電路，只需將AD采集到的信號(hào)在FPGA中壓縮傳感，大幅降低了硬件的成本、規(guī)模、復(fù)雜度；且該系統(tǒng)的觀測(cè)矩陣規(guī)模易于調(diào)整，便于找到最佳的觀測(cè)矩陣行數(shù)和列數(shù)，得到最佳的觀測(cè)數(shù)據(jù)，以達(dá)到最好的重構(gòu)效果。