周明進(jìn),盧再奇

(1.陸軍裝備部裝備質(zhì)量審價(jià)中心,北京 100072;2.國防科技大學(xué)自動(dòng)目標(biāo)識(shí)別國家重點(diǎn)實(shí)驗(yàn)室,湖南 長沙 410073)

1 引言

某型裝備隨裝配置的文件記錄設(shè)備，可實(shí)時(shí)記錄裝備工作和狀態(tài)信息，用于事后分析評(píng)估裝備操作和性能，類似飛機(jī)的黑匣子。因該設(shè)備存在存儲(chǔ)器容量小(記錄時(shí)間短)、數(shù)據(jù)易丟失、無通用數(shù)據(jù)輸出接口、事后判讀分析數(shù)據(jù)依賴人工(周期長)等弊端，極大地妨礙了裝備能力的發(fā)揮。為提高數(shù)據(jù)記錄可靠性和實(shí)時(shí)掌握裝備技術(shù)狀態(tài)，研制了嵌入式系統(tǒng)，對(duì)該設(shè)備進(jìn)行信息化改造。研制過程中需考慮：(1)電氣兼容及信號(hào)時(shí)序；(2)聯(lián)機(jī)檢查；(3)實(shí)時(shí)數(shù)據(jù)傳輸和海量存儲(chǔ)；(4)關(guān)鍵數(shù)據(jù)記錄完整性；(5)輸出信息實(shí)時(shí)解析(另文涉及)等問題。針對(duì)上述問題進(jìn)行了系統(tǒng)方案設(shè)計(jì)和實(shí)現(xiàn)，經(jīng)實(shí)裝使用，該系統(tǒng)達(dá)到了設(shè)計(jì)要求。

2 嵌入式系統(tǒng)方案設(shè)計(jì)

FPGA(Field-Programmable Gate Array)由于使用的靈活性，功能可重構(gòu)，接口配置可在線修改，已越來越多地用于系統(tǒng)原型機(jī)開發(fā)和嵌入式系統(tǒng)中。ARM微處理器已被廣泛用于許多嵌入式系統(tǒng)中，具有功能全面、設(shè)計(jì)開發(fā)資源眾多、性價(jià)比高的優(yōu)點(diǎn)。ARM微處理器與嵌入式操作系統(tǒng)配套，可以完成板上獨(dú)立功能系統(tǒng)，不需要外部控制，即可以自主實(shí)現(xiàn)任務(wù)規(guī)劃[1]。本設(shè)計(jì)采用FPGA+ARM的體系結(jié)構(gòu)，配以必要的外部器件，構(gòu)成了嵌入式系統(tǒng)，實(shí)現(xiàn)了數(shù)據(jù)的完整正確錄取處理。其總體結(jié)構(gòu)如圖1所示，包括電源部分、FPGA電路、嵌入式處理模塊和上位機(jī)等。

Figure 2 Signal timing sequence of data reads and writes by chipscope圖2 chipscope觀察數(shù)據(jù)讀寫時(shí)的信號(hào)時(shí)序關(guān)系

Figure 1 System structure diagram圖1 系統(tǒng)總體結(jié)構(gòu)框圖

來自裝備的電源向嵌入式系統(tǒng)和備用電池供電。在電源非正常中斷時(shí)，掉電保護(hù)控制電路打開備用電池，維持嵌入式系統(tǒng)供電一段時(shí)間，確保裝備數(shù)據(jù)完整存儲(chǔ)。FPGA模塊對(duì)輸入信號(hào)進(jìn)行采樣、整形處理；內(nèi)置數(shù)據(jù)緩存模塊用于系統(tǒng)聯(lián)機(jī)檢查及數(shù)據(jù)收發(fā)；內(nèi)置測(cè)試單元，方便系統(tǒng)開發(fā)過程中參數(shù)測(cè)試和故障定位。嵌入式處理模塊上運(yùn)行嵌入式操作系統(tǒng)，完成輸入數(shù)據(jù)的本地存儲(chǔ)處理、遠(yuǎn)程網(wǎng)絡(luò)交互等工作。上位機(jī)實(shí)現(xiàn)系統(tǒng)控制、數(shù)據(jù)分析和可視化處理。

針對(duì)系統(tǒng)資源要求，ARM芯片選擇了基于ARM920T內(nèi)核的S3C2440微處理器[2]，F(xiàn)PGA芯片選定VIRTEX-II系列的XC2V250[3]。

3 系統(tǒng)設(shè)計(jì)

3.1 隨裝設(shè)備接口信號(hào)分析

隨裝記錄設(shè)備接口由數(shù)百根引線組成，包括多種類型電源線、數(shù)據(jù)信號(hào)線、控制信號(hào)線等。由于缺乏設(shè)備接口詳細(xì)的參數(shù)資料，因此需要通過在線測(cè)試才能確定設(shè)備接口各管腳的功能和時(shí)序。

對(duì)于數(shù)據(jù)線和控制信號(hào)線，為了掌握其在各種邏輯狀態(tài)下的相互關(guān)系，搞清楚其功能作用，需要對(duì)其時(shí)序進(jìn)行分析。傳統(tǒng)上，我們利用示波器或者邏輯分析儀測(cè)試，在幾百根信號(hào)線中測(cè)試，信號(hào)接線實(shí)非易事。另外，也不可能同時(shí)測(cè)量各種工作條件下信號(hào)之間的時(shí)序關(guān)系。使用chipscope在線邏輯分析儀軟件，無需進(jìn)行任何的外部探測(cè)或修改便可獲取FPGA中任意的內(nèi)部節(jié)點(diǎn)或I/O 引腳的狀態(tài)，在整個(gè)設(shè)計(jì)過程中以零成本和系統(tǒng)級(jí)的速度實(shí)時(shí)捕獲和顯示FPGA中的信號(hào)，對(duì)系統(tǒng)進(jìn)行觀測(cè)和調(diào)試[4]。使用chipscope觀察的部分信號(hào)之間的關(guān)系如圖2所示。圖2a是chipscope顯示的裝備讀取存儲(chǔ)器數(shù)據(jù)時(shí)的部分總線信號(hào)波形，圖2b是chipscope顯示的裝備寫存儲(chǔ)器時(shí)的部分總線信號(hào)波形。

我們利用chipscope軟件，通過在線測(cè)試，獲取了大量的波形和數(shù)據(jù)，為掌握接口信號(hào)之間的時(shí)序關(guān)系、數(shù)據(jù)的正確錄取打下了良好基礎(chǔ)。

3.2 信號(hào)采樣整形和時(shí)序邏輯設(shè)計(jì)

裝備的接口電路由分立元器件和小規(guī)模集成電路組成，與隨裝數(shù)據(jù)記錄設(shè)備通過線纜連接。從測(cè)量結(jié)果看，信號(hào)受噪聲影響大，波形畸變嚴(yán)重、時(shí)間擺幅大。為保證研制設(shè)備正確接收數(shù)據(jù)，設(shè)計(jì)與裝備信號(hào)電平兼容的接口驅(qū)動(dòng)電路，根據(jù)測(cè)試結(jié)果在FPGA中研制信號(hào)采樣整形和時(shí)序電路。信號(hào)采樣整形包括輸入輸出信號(hào)的正確采樣成形；時(shí)序電路保證數(shù)據(jù)記錄時(shí)，與裝備交互邏輯正確。輸入信號(hào)采樣要求正確采集到輸入信號(hào)的穩(wěn)定電平，形成適合FPGA內(nèi)部處理的邏輯電平和寬度，排除由于信號(hào)畸變和噪聲引起的信號(hào)誤判。這里采用雙邊沿檢測(cè)方式，只有符合一定寬度的輸入脈沖才被FPGA采樣，形成有效信號(hào)；輸出信號(hào)的形成需要保持正確的時(shí)序，且時(shí)序余量保證在設(shè)備允許的偏差范圍之內(nèi)。因此，使用FPGA產(chǎn)生時(shí)序信號(hào)時(shí)，要留有足夠的時(shí)序余量，適應(yīng)原設(shè)備的時(shí)序偏差，同時(shí)又要保證數(shù)據(jù)傳輸正確。數(shù)據(jù)記錄設(shè)備時(shí)序操作包括工作和檢查狀態(tài)下讀寫存儲(chǔ)器、記錄和讀寫當(dāng)前存儲(chǔ)器地址、存儲(chǔ)器檢查、存儲(chǔ)器空滿指示等。

根據(jù)各輸入輸出信號(hào)之間的時(shí)序關(guān)系，部分信號(hào)的狀態(tài)機(jī)如圖3所示。

Figure 3 State machine of interface control signals圖3 接口控制信號(hào)狀態(tài)機(jī)

該狀態(tài)機(jī)在FPGA內(nèi)部實(shí)現(xiàn)，完成裝備與記錄設(shè)備之間的信息交互和數(shù)據(jù)的輸入輸出。對(duì)于有效數(shù)據(jù)，將按序存儲(chǔ)，同時(shí)更新服務(wù)單元地址內(nèi)容；對(duì)于測(cè)試數(shù)據(jù)，按序存儲(chǔ)但不更新服務(wù)單元地址內(nèi)容。

分為多個(gè)狀態(tài)，各狀態(tài)功能如下：

(1)memidle：判斷雙沿檢測(cè)電路中是否送來有效脈沖，進(jìn)行狀態(tài)切換；

(2)ho_state：檢測(cè)WR信號(hào)，高時(shí)進(jìn)入寫狀態(tài)；低時(shí)，準(zhǔn)備好地址和使能信號(hào)，進(jìn)入讀狀態(tài);

(3)write_mem：準(zhǔn)備好地址、數(shù)據(jù)、控制信號(hào)，進(jìn)行數(shù)據(jù)緩存寫操作；

(4)pabtest：在PAB為高電平時(shí)，為工作狀態(tài)，更新服務(wù)單元；為低時(shí)，為檢查狀態(tài)，返回到memidle狀態(tài)；

(5)write_surv：工作狀態(tài)時(shí)，將當(dāng)前地址寫入服務(wù)單元；

(6)read_hold：當(dāng)檢測(cè)為讀數(shù)據(jù)狀態(tài)時(shí)，將緩沖存儲(chǔ)器的地址和控制信號(hào)延遲1個(gè)脈沖周期送出；

(7)read_mem：讀FPGA中緩存內(nèi)容，更新輸出寄存器；

(8)addr_state：當(dāng)?shù)刂酚?jì)數(shù)脈沖信號(hào)到來時(shí)，更新地址寄存器，存儲(chǔ)器滿指示信號(hào)及半滿指示信號(hào)依據(jù)地址寄存器數(shù)據(jù)更新；

(9)send：數(shù)據(jù)有效信號(hào)，向設(shè)備指示有效數(shù)據(jù)已輸出到數(shù)據(jù)線上。

3.3 聯(lián)機(jī)檢查功能設(shè)計(jì)

通過測(cè)試和功能分析可知，裝備聯(lián)機(jī)檢查分為存儲(chǔ)器自檢和記錄功能檢查兩個(gè)部分。首先，裝備輸出互補(bǔ)的固定數(shù)據(jù)填充存儲(chǔ)器每一位，然后回讀比較存儲(chǔ)器數(shù)據(jù)，如一致，則裝備接口控制電路向中心計(jì)算機(jī)報(bào)告存儲(chǔ)器正常；第二步，在存儲(chǔ)器正常的情況下，中心計(jì)算機(jī)發(fā)出特定編碼數(shù)據(jù)組到存儲(chǔ)器，回讀并譯碼該信息，中心計(jì)算機(jī)確認(rèn)時(shí)間及內(nèi)容無誤后，向系統(tǒng)發(fā)出記錄設(shè)備正常指示。研制設(shè)備必須兼容該過程，以保證與中心計(jì)算機(jī)進(jìn)行有效的數(shù)據(jù)交換。隨裝記錄設(shè)備的存儲(chǔ)器容量為幾十KB，在每次開機(jī)前可做到每位檢查。研制設(shè)備將數(shù)據(jù)實(shí)時(shí)輸出，外接存儲(chǔ)器已擴(kuò)展為海量存儲(chǔ)器。故中心計(jì)算機(jī)已不可能對(duì)擴(kuò)展后的存儲(chǔ)器每一位進(jìn)行檢查，也沒有必要。因此，在FPGA中開辟一塊緩存區(qū)，用于裝備數(shù)據(jù)記錄功能正確性檢查。該塊緩沖區(qū)的設(shè)置考慮了FPGA芯片存儲(chǔ)資源和數(shù)據(jù)流特點(diǎn)，為保證輸入和輸出互相不影響，緩存區(qū)設(shè)置為FIFO(First Input First Output)模式。

3.4 多速率數(shù)據(jù)傳輸存儲(chǔ)模塊設(shè)計(jì)

研制設(shè)備除保留原系統(tǒng)的數(shù)據(jù)存儲(chǔ)功能外，信息化改造過程中，還增加了實(shí)時(shí)輸出、遠(yuǎn)程網(wǎng)絡(luò)輸出和海量存儲(chǔ)功能。鑒于研制系統(tǒng)各組成部分?jǐn)?shù)據(jù)傳輸速率差別大，從數(shù)據(jù)傳輸穩(wěn)定性和提高系統(tǒng)工作效率考慮，將數(shù)據(jù)傳輸模式設(shè)計(jì)為非同步模式，不同速率數(shù)據(jù)流采用存儲(chǔ)器緩存結(jié)構(gòu)實(shí)現(xiàn)連接。為適應(yīng)多級(jí)傳輸速率需求，系統(tǒng)使用了多個(gè)數(shù)據(jù)緩存區(qū)。數(shù)據(jù)緩存模塊包括：中心計(jì)算機(jī)與FPGA的數(shù)據(jù)緩存模塊；FPGA與ARM的數(shù)據(jù)緩存模塊；FPGA中串口收發(fā)數(shù)據(jù)緩存模塊；網(wǎng)絡(luò)傳輸數(shù)據(jù)緩存模塊;USB(Universal Serial Bus)存儲(chǔ)器和板載固態(tài)存儲(chǔ)器NAND flash數(shù)據(jù)緩存模塊等。如圖4所示。

Figure 4 Distribution of data storage圖4 數(shù)據(jù)存儲(chǔ)分布圖

圖4中，F(xiàn)IFO為裝備聯(lián)機(jī)檢查及實(shí)時(shí)數(shù)據(jù)輸出緩存區(qū)。聯(lián)機(jī)檢查時(shí)，F(xiàn)IFO用于裝備數(shù)據(jù)傳輸及存儲(chǔ)正確性檢查。工作時(shí)，當(dāng)FIFO檢測(cè)到數(shù)據(jù)輸入時(shí)，通過串口實(shí)時(shí)輸出數(shù)據(jù)；FPGA中的雙口存儲(chǔ)器，一端接裝備總線，一端接ARM數(shù)據(jù)總線。雙口存儲(chǔ)器劃分為兩個(gè)數(shù)據(jù)緩沖區(qū)，采用乒乓訪問機(jī)制，當(dāng)一個(gè)緩存區(qū)數(shù)據(jù)寫滿時(shí)，通知ARM取數(shù)，同時(shí)，裝備寫另外一個(gè)緩存區(qū)。FIFO和雙口存儲(chǔ)器的設(shè)置解決了裝備和研制系統(tǒng)數(shù)據(jù)傳輸速率不一致的矛盾，實(shí)現(xiàn)了數(shù)據(jù)操作隔離，提高了傳輸可靠性。由于串口和ARM讀取數(shù)據(jù)速率大于裝備平均輸出數(shù)據(jù)速率，因此能夠保證存取數(shù)據(jù)邏輯正確進(jìn)行，不會(huì)丟失數(shù)據(jù)；ARM內(nèi)部的數(shù)據(jù)緩存區(qū)也設(shè)置為雙口存儲(chǔ)器形式，作為USB海量存儲(chǔ)器和遠(yuǎn)程網(wǎng)絡(luò)輸出的數(shù)據(jù)緩存，USB存儲(chǔ)和網(wǎng)絡(luò)傳輸均按幀操作，一幀數(shù)據(jù)量設(shè)計(jì)為雙口存儲(chǔ)器乒乓操作一次數(shù)據(jù)輸出量。當(dāng)雙口存儲(chǔ)器數(shù)據(jù)量達(dá)到一幀后，驅(qū)動(dòng)USB接口存儲(chǔ)數(shù)據(jù)及網(wǎng)絡(luò)傳輸。NAND flash存儲(chǔ)器為板載大容量非易失存儲(chǔ)器，可根據(jù)需要存儲(chǔ)設(shè)備數(shù)據(jù)，事后讀取。SDRAM(SynchronousDRAM)用于大數(shù)據(jù)量存儲(chǔ)和系統(tǒng)擴(kuò)展。

3.5 串口輸出模塊設(shè)計(jì)

圖4中，串口輸出模塊與網(wǎng)絡(luò)和USB接口控制模塊一起，構(gòu)成研制系統(tǒng)數(shù)據(jù)輸出的3個(gè)通用接口。串口輸出模塊在FPGA中實(shí)現(xiàn)，獨(dú)立于ARM系統(tǒng)。當(dāng)ARM系統(tǒng)由于某種原因造成網(wǎng)絡(luò)和USB模塊不能正常工作時(shí)，還能夠保證裝備數(shù)據(jù)通過串口正常錄取，極大地保證了研制設(shè)備的應(yīng)急使用能力。

由于設(shè)備輸出為18 bit的數(shù)據(jù)格式，串口將18 bit數(shù)據(jù)分成三次發(fā)送。該串口實(shí)現(xiàn)狀態(tài)機(jī)如圖5所示。

Figure 5 State machine of transmit-receive data of UART圖5 串口收發(fā)狀態(tài)機(jī)

各狀態(tài)功能如下：

(1)uartidle:等待狀態(tài)。當(dāng)檢測(cè)到從計(jì)算機(jī)傳輸過來的數(shù)據(jù)時(shí)，進(jìn)入通信測(cè)試狀態(tài)，當(dāng)檢測(cè)到FIFO非空時(shí)，啟動(dòng)FIFO中傳數(shù)過程。

(2)get：通信測(cè)試狀態(tài)。用于串口通信調(diào)試和測(cè)試,具有校驗(yàn)和傳輸測(cè)試功能，正常時(shí)，向計(jì)算機(jī)返回功能狀態(tài)碼。

(3)fetch:取數(shù)狀態(tài)。從FIFO口中取出18 bit數(shù)據(jù)，進(jìn)入數(shù)據(jù)組裝狀態(tài)。

(4)muxdata:多段數(shù)據(jù)準(zhǔn)備狀態(tài)。由于輸入數(shù)據(jù)為18 bit，需要3次才能傳輸完一個(gè)數(shù)據(jù)，根據(jù)次序碼，進(jìn)行數(shù)據(jù)區(qū)段設(shè)置。當(dāng)次序碼為11時(shí)停止數(shù)據(jù)傳輸。

(5)segtrans:判斷次序碼內(nèi)容,觸發(fā)UART傳輸數(shù)據(jù)。

3.6 掉電保護(hù)電路設(shè)計(jì)

當(dāng)裝備非正常斷電時(shí)，有時(shí)意味出現(xiàn)嚴(yán)重問題，斷電時(shí)刻的數(shù)據(jù)是正確有效分析裝備故障原因的重要保證。原設(shè)備采用干電池供電，當(dāng)電池電量不足或者接觸不良將導(dǎo)致存儲(chǔ)器數(shù)據(jù)丟失。我們?cè)O(shè)計(jì)了斷電保護(hù)電路，在供電中斷時(shí)，仍然能夠?yàn)檠兄圃O(shè)備提供超過15 s的供電時(shí)間，用于數(shù)據(jù)存儲(chǔ)和傳輸。斷電保護(hù)電路中的備用電池采用大容量法拉電容模組實(shí)現(xiàn)，使用壽命長，可靠性高，直接焊接于電路板上。當(dāng)設(shè)備工作時(shí)，在線向法拉電容模組充電，解決了原設(shè)備電池容量下降和接觸不良的問題。

掉電保護(hù)電路框圖如圖6示。當(dāng)供電中斷時(shí)，切換到備用電池供電狀態(tài)。此時(shí)，F(xiàn)PGA檢測(cè)到處于備用電池供電狀態(tài)，產(chǎn)生中斷信號(hào)，觸發(fā)中斷服務(wù)程序，完成緩存區(qū)數(shù)據(jù)存儲(chǔ)。

Figure 6 Principle diagram of power-fail protection圖6 掉電保護(hù)電路原理圖

圖6中，掉電保護(hù)電路分為掉電檢測(cè)、電源切換、備用電池控制、數(shù)據(jù)保存等幾個(gè)功能部分。當(dāng)電壓比較電路檢測(cè)到VCC-IN下降到閾值電壓時(shí)，輸出掉電信號(hào)到FPGA。此時(shí)，DC-DC輸入端切換到大容量電容供電階段，保證在備用電池供電前，DC-DC模塊正常工作。在FPGA中，掉電信號(hào)通過整形及與其他信號(hào)邏輯合成，形成備用電源切換命令及到ARM的數(shù)據(jù)保存中斷信號(hào)。收到電源切換命令后，備用電池與DC-DC模塊連通。ARM識(shí)別到中斷信號(hào)后，將緩存中數(shù)據(jù)及時(shí)傳輸轉(zhuǎn)存。經(jīng)測(cè)試，大容量電容有效放電時(shí)間約200 ms左右，滿足電源切換時(shí)間要求；備用電池能夠提供15 s以上的有效供電時(shí)間，保證系統(tǒng)將數(shù)據(jù)安全轉(zhuǎn)存。

3.7 嵌入式處理模塊設(shè)計(jì)

嵌入式處理模塊由硬件平臺(tái)和相應(yīng)的嵌入式操作系統(tǒng)及應(yīng)用軟件組成，硬件平臺(tái)基于ARM920T內(nèi)核的S3C2440A微處理器設(shè)計(jì)，外置相應(yīng)的數(shù)據(jù)和程序存儲(chǔ)器及其他外圍器件。嵌入式操作系統(tǒng)移植了U-Boot[5]，應(yīng)用軟件實(shí)現(xiàn)了USB和網(wǎng)絡(luò)接口及其他功能。嵌入式處理模塊組成如圖7示。

Figure 7 Block diagram of embedded processing modules圖7 嵌入式處理模塊組成框圖

本系統(tǒng)在U-Boot的基礎(chǔ)上采用以無限循環(huán)輪轉(zhuǎn)形式運(yùn)行的管理調(diào)度程序作為后臺(tái)程序，以中斷方式來發(fā)送數(shù)據(jù)準(zhǔn)備就緒信號(hào)，通過調(diào)用中斷服務(wù)程序ISR(Interrupt Service Routine)來處理具體應(yīng)用的操作模式，保證系統(tǒng)的實(shí)時(shí)性，如圖8示。

Figure 8 Software working flow chart圖8 軟件工作流程圖

軟件開發(fā)主要包括以下幾個(gè)方面工作[6 - 8]:

(1)U-boot移植；

(2)USB主機(jī)接口；

(3)網(wǎng)絡(luò)傳輸。

4 系統(tǒng)測(cè)試

4.1 實(shí)驗(yàn)室測(cè)試

利用模擬板模擬裝備數(shù)據(jù)輸出過程，測(cè)試研制設(shè)備功能是否正確。這里使用兩套系統(tǒng)測(cè)試數(shù)據(jù)記錄和系統(tǒng)聯(lián)網(wǎng)功能，系統(tǒng)連接如圖9所示。圖9中，每套系統(tǒng)由數(shù)據(jù)模擬板和主板組成，主板上連接USB存儲(chǔ)器、網(wǎng)線及串口數(shù)據(jù)線。兩套系統(tǒng)的網(wǎng)絡(luò)線連接到一臺(tái)上位機(jī)上。

Figure 9 Picture of real products in the network test圖9 聯(lián)網(wǎng)測(cè)試實(shí)物圖

實(shí)驗(yàn)結(jié)果顯示在上位機(jī)上，如圖10所示。

Figure 10 Data receive results圖10 數(shù)據(jù)接收結(jié)果顯示

圖10a顯示設(shè)備工作狀態(tài)及工作時(shí)間，顯示U盤和數(shù)據(jù)接收正常；圖10b為記錄的數(shù)據(jù)文件，通過分析比較，文件命名規(guī)則與要求一致，文件內(nèi)容與模擬電路發(fā)送數(shù)據(jù)一致,表明研制設(shè)備數(shù)據(jù)記錄功能正確，設(shè)備滿足聯(lián)網(wǎng)要求。

4.2 實(shí)裝測(cè)試

實(shí)裝測(cè)試包括接口電氣兼容性測(cè)試和數(shù)據(jù)記錄完整性測(cè)試兩個(gè)部分。研制設(shè)備與裝備的122針輸出電纜連接，裝備加電，確認(rèn)裝備能夠正常啟動(dòng)；裝備開機(jī)進(jìn)入工作前檢查狀態(tài)，存儲(chǔ)器自檢燈和記錄設(shè)備檢查燈亮，顯示研制設(shè)備電氣兼容性測(cè)試和功能檢查通過。

裝備先后與原記錄設(shè)備和研制設(shè)備連接，設(shè)定相同的測(cè)試程序和測(cè)試數(shù)據(jù)；將兩者記錄的數(shù)據(jù)進(jìn)行比較，記錄數(shù)據(jù)個(gè)數(shù)和數(shù)據(jù)判讀結(jié)果均一致。這表明研制設(shè)備在功能上可完全取代原設(shè)備。

通過實(shí)驗(yàn)室和使用單位實(shí)裝測(cè)試，表明研制設(shè)備完全達(dá)到了信息化改造目標(biāo)，實(shí)現(xiàn)了多裝備輸出數(shù)據(jù)的實(shí)時(shí)、可靠錄取和傳輸存儲(chǔ)。

5 結(jié)束語

本文針對(duì)某裝備信息化改造的特殊要求，結(jié)合ARM和FPGA 各自的優(yōu)勢(shì)，研制成功嵌入式實(shí)時(shí)數(shù)據(jù)記錄處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)了接口靈活可靠、數(shù)據(jù)傳輸格式多樣、數(shù)據(jù)掉電保存等功能，保證了數(shù)據(jù)的正確錄取和傳輸。該系統(tǒng)已應(yīng)用于實(shí)裝，完全達(dá)到了設(shè)計(jì)要求。其中，數(shù)據(jù)輸出通道冗余設(shè)計(jì)和掉電保護(hù)電路在系統(tǒng)出現(xiàn)意外情況下的數(shù)據(jù)保全中發(fā)揮了突出作用。文中相關(guān)設(shè)計(jì)思想對(duì)已有設(shè)備的信息化改造工作具有參考意義。