王黨輝，韓 茹，黃小平，張盛兵，尚學(xué)群

（西北工業(yè)大學(xué) 計(jì)算機(jī)學(xué)院，陜西 西安 710129）

0 引 言

計(jì)算機(jī)專業(yè)學(xué)生的系統(tǒng)能力的核心是在掌握計(jì)算機(jī)系統(tǒng)原理基礎(chǔ)上，熟悉如何進(jìn)一步開發(fā)構(gòu)建以計(jì)算技術(shù)為核心的應(yīng)用系統(tǒng)，這需要學(xué)生更多地掌握計(jì)算系統(tǒng)內(nèi)部各軟件/硬件部分的關(guān)聯(lián)關(guān)系與邏輯層次，了解計(jì)算系統(tǒng)呈現(xiàn)的外部特性以及與人和物理世界的交互模式[1]。數(shù)字邏輯設(shè)計(jì)課程是計(jì)算機(jī)專業(yè)的一門專業(yè)基礎(chǔ)課，是計(jì)算機(jī)組成原理、微機(jī)原理與接口技術(shù)、嵌入式技術(shù)等課程的先導(dǎo)課程[2]，在整個(gè)計(jì)算機(jī)硬件的知識(shí)體系中占有重要地位，肩負(fù)著引導(dǎo)學(xué)生了解計(jì)算機(jī)硬件組成，掌握其工作原理并進(jìn)行計(jì)算機(jī)硬件電路分析與設(shè)計(jì)的重要使命[3]。

隨著人工智能、物聯(lián)網(wǎng)、大數(shù)據(jù)等新技術(shù)的飛速發(fā)展，傳統(tǒng)數(shù)字邏輯設(shè)計(jì)課程教學(xué)面臨的重要問題和挑戰(zhàn)是教學(xué)內(nèi)容與實(shí)踐脫節(jié)[4]，傳統(tǒng)的數(shù)字電路課程的重在講授以分立元件構(gòu)建數(shù)字系統(tǒng)的Bottom-UP（自底向上）設(shè)計(jì)方式，與后續(xù)的計(jì)算機(jī)組成原理等課程要求的Top-Down（自頂向下）設(shè)計(jì)方式不相適應(yīng)；近年來，雖然不少學(xué)校開展了基于硬件描述語言和FPGA、采用Top-Down設(shè)計(jì)流程進(jìn)行實(shí)驗(yàn)教學(xué)的探索，但是理論課教學(xué)內(nèi)容中關(guān)于數(shù)字系統(tǒng)設(shè)計(jì)中的一些難點(diǎn)和重點(diǎn)問題仍存在講授不夠系統(tǒng)和深入等問題。

1 數(shù)字邏輯設(shè)計(jì)課程架構(gòu)

數(shù)字邏輯設(shè)計(jì)課程的架構(gòu)如圖1所示，主要包括教學(xué)內(nèi)容、重點(diǎn)和難點(diǎn)以及實(shí)驗(yàn)3部分。其中，教學(xué)內(nèi)容給出了理論課教學(xué)中的主要章節(jié)；重點(diǎn)與難點(diǎn)部分是在對(duì)每個(gè)主要的教學(xué)內(nèi)容進(jìn)行分析的基礎(chǔ)上，結(jié)合數(shù)字系統(tǒng)工程應(yīng)用的需求給出的在理論課教學(xué)中需要重點(diǎn)講授的內(nèi)容；實(shí)驗(yàn)部分初步給出了一個(gè)層次遞進(jìn)、難度遞增的配套實(shí)驗(yàn)系統(tǒng)。

2 教學(xué)內(nèi)容

數(shù)字邏輯課程的教學(xué)內(nèi)容主要包括數(shù)字系統(tǒng)設(shè)計(jì)流程、數(shù)字邏輯基礎(chǔ)、數(shù)字邏輯的CMOS（complementary metal oxide semiconductor,互補(bǔ)金屬氧化物半導(dǎo)體）實(shí)現(xiàn)、基本/復(fù)雜數(shù)字模塊設(shè)計(jì)、硬件描述語言與數(shù)字系統(tǒng)設(shè)計(jì)等幾大部分。

2.1 數(shù)字系統(tǒng)設(shè)計(jì)流程

數(shù)字系統(tǒng)設(shè)計(jì)流程要使學(xué)生掌握當(dāng)前流行的Top-Down設(shè)計(jì)流程，同時(shí)還要與傳統(tǒng)的Bottom-Up流程進(jìn)行對(duì)比，說明Top-Down設(shè)計(jì)流程的好處。Top-Down設(shè)計(jì)流程分為前端和后端，前端從系統(tǒng)級(jí)設(shè)計(jì)到門級(jí)網(wǎng)表,后端設(shè)計(jì)從門級(jí)網(wǎng)表到GDSII輸出文件。計(jì)算機(jī)專業(yè)的學(xué)生更應(yīng)該側(cè)重于系統(tǒng)級(jí)設(shè)計(jì)，所以教學(xué)重點(diǎn)應(yīng)該放在前端設(shè)計(jì)上，但是對(duì)于后端設(shè)計(jì)也應(yīng)做一定的介紹。

圖1 數(shù)字邏輯設(shè)計(jì)課程架構(gòu)

在設(shè)計(jì)流程的講授過程中，應(yīng)讓學(xué)生對(duì)當(dāng)前EDA（electronic design automation，電子設(shè)計(jì)自動(dòng)化）領(lǐng)域的概況有一個(gè)大體了解，因此在設(shè)計(jì)流程的每個(gè)步驟中都可以介紹Synopsys、Cadence和Mentor Graphics三大廠商的相關(guān)工具。另外，根據(jù)數(shù)字系統(tǒng)的最終實(shí)現(xiàn)方式不同，應(yīng)將ASIC（application specific integrated circuit，專用集成電路）和FPGA（field programmable gate array，可編程門陣列）兩種不同的實(shí)現(xiàn)方式做介紹。由于本課程及后續(xù)課程中的實(shí)驗(yàn)一般都采用FPGA實(shí)現(xiàn)方式，因此重點(diǎn)應(yīng)介紹FPGA實(shí)現(xiàn)方式的優(yōu)缺點(diǎn)及相應(yīng)的設(shè)計(jì)流程。

2.2 數(shù)字邏輯基礎(chǔ)

數(shù)字邏輯基礎(chǔ)部分與傳統(tǒng)數(shù)字電路課程中的相關(guān)內(nèi)容幾乎相同，包括數(shù)字表示、基本的開關(guān)邏輯、布爾代數(shù)、各種邏輯門、真值表及卡諾圖化簡(jiǎn)等。這部分內(nèi)容不需要配套實(shí)驗(yàn)，只需要布置一些作業(yè)即可。

2.3 數(shù)字邏輯的CMOS實(shí)現(xiàn)

傳統(tǒng)的數(shù)字邏輯設(shè)計(jì)課程對(duì)數(shù)字邏輯的CMOS實(shí)現(xiàn)介紹很少，但是我們認(rèn)為計(jì)算機(jī)專業(yè)的課程應(yīng)該對(duì)CMOS原理進(jìn)行較為詳細(xì)的介紹，主要原因有：①當(dāng)前數(shù)字系統(tǒng)的主要實(shí)現(xiàn)方式是CMOS工藝，如果計(jì)算機(jī)專業(yè)畢業(yè)的學(xué)生對(duì)MOS晶體管等相關(guān)技術(shù)不了解會(huì)導(dǎo)致學(xué)生對(duì)硬件電路如何落地實(shí)現(xiàn)產(chǎn)生疑惑；②有一部分學(xué)生日后可能從事EDA軟件的開發(fā)，如果這些學(xué)生在本科階段對(duì)于CMOS技術(shù)有深入的了解，那么這將對(duì)他們的工作起到一定的助力；③CMOS工作原理可以將本課程的內(nèi)容和大學(xué)物理中的相關(guān)內(nèi)容進(jìn)行有效銜接。

在具體的教學(xué)內(nèi)容上，首先，以NMOS為例講解MOS管的基本工作原理，包括NMOS管的物理結(jié)構(gòu)、半導(dǎo)體中的載流子以及電壓控制的基本工作原理；然后，從CMOS反相器開始介紹與非門、或非門等基本門電路的CMOS結(jié)構(gòu)；最后，介紹復(fù)雜門電路的CMOS實(shí)現(xiàn)，包括傳輸門和異或門等。需要注意的是，由于課時(shí)限制及授課對(duì)象是計(jì)算機(jī)專業(yè)的本科生，不需要講授MOS管的動(dòng)態(tài)特性推導(dǎo)及計(jì)算。當(dāng)然，我們也鼓勵(lì)學(xué)有余力的同學(xué)通過課外閱讀的方式自學(xué)MOS管的動(dòng)態(tài)特性推導(dǎo)及計(jì)算，以強(qiáng)化其底層電路的相關(guān)知識(shí)。

大部分學(xué)生不需要掌握MOS管的動(dòng)態(tài)特性及相關(guān)的推導(dǎo)計(jì)算，因此，不需要設(shè)置相關(guān)的實(shí)驗(yàn)。對(duì)于少數(shù)學(xué)有余力的同學(xué)，可以推薦他們使用SPICE仿真器對(duì)邏輯電路進(jìn)行仿真，通過改變MOS管的寬長(zhǎng)比等參數(shù)來優(yōu)化邏輯門在延遲、功耗和電路面積等方面的性能。

2.4 基本/復(fù)雜數(shù)字模塊設(shè)計(jì)

在基本邏輯門電路的基礎(chǔ)上，講授構(gòu)成數(shù)字電路的基本模塊的實(shí)現(xiàn)，包括多路選擇器、譯碼器、觸發(fā)器、寄存器、計(jì)數(shù)器等。本部分應(yīng)從這些基本模塊的邏輯功能出發(fā)，綜合使用布爾代數(shù)化簡(jiǎn)、卡諾圖、真值表等知識(shí)。

在復(fù)雜數(shù)字模塊的設(shè)計(jì)上，以加法器為例進(jìn)行講授，因?yàn)楹罄m(xù)的計(jì)算機(jī)組成原理課程中，加法器是運(yùn)算器的基礎(chǔ)。另外，在講授過程中，可對(duì)信號(hào)傳播通過的邏輯門級(jí)數(shù)作簡(jiǎn)單的延時(shí)分析，初步引入靜態(tài)時(shí)序分析的概念，并在此基礎(chǔ)上，將行波進(jìn)位加法器升級(jí)為超前進(jìn)位加法器，通過對(duì)兩種加法器門級(jí)結(jié)構(gòu)的比較使學(xué)生理解延時(shí)與電路面積開銷之間的折中。該部分的實(shí)驗(yàn)同樣針對(duì)學(xué)有余力的少數(shù)學(xué)生，使用SPICE對(duì)設(shè)計(jì)的加法器進(jìn)行仿真。

2.5 硬件描述語言與數(shù)字系統(tǒng)設(shè)計(jì)

硬件描述語言（hardware description language，HDL）是Top-Down數(shù)字系統(tǒng)設(shè)計(jì)流程中的基本設(shè)計(jì)語言。目前，國際上流行的并成為IEEE標(biāo)準(zhǔn)的兩種硬件描述語言分別是VHDL和Verilog，兩種語言在功能上幾乎完全相同，且?guī)缀跛械腅DA工具都支持這兩種語言。但是Verilog HDL語言的語法與常用的軟件編程語言C語言有很大的相似之處，因此近年來在國內(nèi)和美國的使用比例遠(yuǎn)高于VHDL。因此，我們?cè)跀?shù)字邏輯設(shè)計(jì)課程中講授Verilog HDL。

目前關(guān)于Verilog HDL的教材非常多，但大都重在講述語法，對(duì)數(shù)字系統(tǒng)的設(shè)計(jì)機(jī)理講得不多。而計(jì)算機(jī)專業(yè)的學(xué)生在學(xué)習(xí)本課程之前，一般都已經(jīng)學(xué)習(xí)了C語言或其他的軟件編程語言，如果授課過程中過分偏重語法的講授，將會(huì)使學(xué)生按照軟件編程語言來學(xué)習(xí)硬件描述語言，導(dǎo)致學(xué)生不能掌握使用HDL設(shè)計(jì)數(shù)字系統(tǒng)的精髓；語法的相似性也會(huì)使學(xué)生感覺缺乏新鮮感而喪失學(xué)習(xí)興趣。因此，在授課內(nèi)容上，應(yīng)該對(duì)語法的講授進(jìn)行壓縮，只需要用2～4學(xué)時(shí)講授基本的語法以及程序架構(gòu)，將重點(diǎn)放在Verilog HDL語言與基本電路模塊的對(duì)應(yīng)上，即寄存器、組合邏輯、總線及存儲(chǔ)器等4種基本電路模塊的描述方法。

在HDL的講授過程中，應(yīng)突出硬件描述語言的并發(fā)執(zhí)行特性與實(shí)際電路工作的映射關(guān)系。通常，初學(xué)者對(duì)于HDL的并發(fā)執(zhí)行特性很難理解，這也是講課過程中的難點(diǎn)之一。為了講授該問題，可以首先介紹邏輯電路模塊間的信號(hào)傳輸關(guān)系，即只有一個(gè)邏輯模塊的輸入信號(hào)發(fā)生變化才能引起該模塊內(nèi)部的MOS翻轉(zhuǎn)進(jìn)行計(jì)算；然后介紹Verilog HDL中，一個(gè)always塊對(duì)應(yīng)一個(gè)基本電路模塊，且always塊中的敏感信號(hào)即為觸發(fā)該模塊在仿真過程中執(zhí)行一次相關(guān)代碼的輸入信號(hào)，并由此引出基于事件觸發(fā)的邏輯仿真器的基本工作原理。這樣可以使學(xué)生對(duì)HDL的并發(fā)執(zhí)行特性有較深入的理解，也有利于學(xué)生盡快上手進(jìn)行編程實(shí)踐。另外，在基本電路模塊描述中，要特別注意兩個(gè)問題，一是每個(gè)always塊中對(duì)應(yīng)的邏輯只能是4種基本電路模塊之一；二是寄存器與鎖存器的區(qū)別，以及何種描述能夠產(chǎn)生鎖存器邏輯，要特別強(qiáng)調(diào)在FPGA設(shè)計(jì)中建議不要使用鎖存器的設(shè)計(jì)原則及原因。

在硬件描述語言的講授中，還需通過例子來講授具體HDL描述與電路原理圖之間的映射關(guān)系，我們建議先對(duì)描述的HDL語言進(jìn)行分析，由學(xué)生自己根據(jù)語言畫出相應(yīng)的電路原理圖，然后采用Synplify工具對(duì)HDL描述進(jìn)行綜合，將綜合所得的原理圖與學(xué)生分析所得的原理圖進(jìn)行對(duì)比分析，使學(xué)生深入理解邏輯綜合的過程。

對(duì)于計(jì)算機(jī)專業(yè)的本科生來講，設(shè)計(jì)的數(shù)字系統(tǒng)大都是全同步系統(tǒng)，而寄存器級(jí)傳輸（register transfer level，RTL）模型是全同步設(shè)計(jì)的基礎(chǔ)，而且后續(xù)的計(jì)算機(jī)組成原理課程中處理器的時(shí)序優(yōu)化的驅(qū)動(dòng)力也是基于RTL的分析方法，因此，RTL的講授是數(shù)字系統(tǒng)設(shè)計(jì)部分的重點(diǎn)和難點(diǎn)。在RTL的講授過程中，圖2所示的模型是不能將RTL講清楚的，僅能讓學(xué)生粗淺地理解RTL就是寄存器之間嵌著組合邏輯的電路結(jié)構(gòu)，不能掌握RTL設(shè)計(jì)的精髓。在此處，應(yīng)該配以圖3所示的工作時(shí)序圖，說明寄存器用于進(jìn)行數(shù)據(jù)的存儲(chǔ)和向下一級(jí)邏輯的數(shù)據(jù)傳輸，組合邏輯用于具體的計(jì)算。另外使用圖3所示的時(shí)序圖可以引出靜態(tài)時(shí)序分析的基本方法并引出邏輯優(yōu)化的方法，其中邏輯優(yōu)化方法應(yīng)包括組合邏輯中插入寄存器打斷關(guān)鍵路徑、串行計(jì)算轉(zhuǎn)并行計(jì)算，最后到達(dá)的信號(hào)放置到距輸出最近等策略。最后，對(duì)RTL進(jìn)行總結(jié)，需要明確地告訴學(xué)生：①在Top-Down設(shè)計(jì)流程中，幾乎所有的EDA工具都對(duì)RTL做了很好的支持。雖然近年來高層次綜合技術(shù)也得到了很大的發(fā)展，但是在設(shè)計(jì)的性能、功耗等方面，高層次綜合技術(shù)中采用的行為級(jí)描述與RTL有不小的差距，因此在追求高性能低能耗的系統(tǒng)中，RTL還是主流設(shè)計(jì)模型。②RTL有助于進(jìn)行模塊化設(shè)計(jì)，有助于進(jìn)行時(shí)序規(guī)劃（timing budget），因?yàn)榧拇嫫骺梢源驍嘟M合路徑的延遲。只要模塊間采用寄存器接口，那么多個(gè)模塊連接起來形成一個(gè)系統(tǒng)時(shí)，基本上不會(huì)產(chǎn)生新的更長(zhǎng)的組合路徑延遲。③與RTL緊密聯(lián)系的靜態(tài)時(shí)序分析方法有助于進(jìn)行延遲優(yōu)化。

圖2 寄存器傳輸模型

圖3 寄存器傳輸模型的工作時(shí)序

有限狀態(tài)機(jī)（finite state machine，F(xiàn)SM）是當(dāng)前數(shù)字系統(tǒng)中實(shí)現(xiàn)控制的重要方法，但是大多數(shù)教材中僅講述如何使用HDL描述FSM的方法，沒有講述在FSM設(shè)計(jì)中如何進(jìn)行狀態(tài)劃分、如何定義狀態(tài)轉(zhuǎn)換等關(guān)鍵問題。因此，在FSM的講授中，首先根據(jù)圖4的狀態(tài)轉(zhuǎn)換模型明確當(dāng)前狀態(tài)C-State和下一狀態(tài)N-State之間的轉(zhuǎn)換關(guān)系，明確C-State是寄存器信號(hào)，而N-State是根據(jù)C-State和當(dāng)前的輸入預(yù)計(jì)算下一個(gè)狀態(tài)，在下一個(gè)時(shí)鐘沿到來時(shí)打入寄存器成為新的C-State。在生成控制信號(hào)方面，根據(jù)C-State或C-State和當(dāng)前輸入進(jìn)行組合運(yùn)算生成控制信號(hào)。另外，可以使用一個(gè)例子，如同步串行傳輸控制器，來說明如何進(jìn)行狀態(tài)劃分和定義狀態(tài)轉(zhuǎn)換。

在實(shí)驗(yàn)方面，我們?cè)O(shè)計(jì)了層次遞進(jìn)，難度遞增的系列實(shí)驗(yàn)，其中基本的組合邏輯和時(shí)序邏輯的目的是讓學(xué)生熟悉HDL語言的編程方法、Testbench的編寫方法以及仿真環(huán)境的使用；具有異步清零端和同步置數(shù)端的加法/減法計(jì)算器可讓學(xué)生理解邏輯綜合的過程；跑馬燈實(shí)驗(yàn)可以讓學(xué)生熟悉有限狀態(tài)機(jī)的描述及FPGA工具的使用；最后一個(gè)綜合性實(shí)驗(yàn)是設(shè)計(jì)一個(gè)通用串行異步傳輸器，設(shè)計(jì)中需要考慮狀態(tài)機(jī)的狀態(tài)劃分與定義、計(jì)數(shù)器、多路選擇器、數(shù)據(jù)緩沖器等多種典型電路模塊，而且設(shè)計(jì)好的電路可以下載到FPGA中完成與PC機(jī)的串口進(jìn)行通信，提升學(xué)生的FPGA調(diào)試能力。

圖4 有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換模型

由于一般情況下該課程的課內(nèi)實(shí)驗(yàn)學(xué)時(shí)數(shù)較少，如西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院的課程只有16學(xué)時(shí)的課內(nèi)實(shí)驗(yàn)，因此所有實(shí)驗(yàn)全部在規(guī)定的課時(shí)內(nèi)完成幾乎是不可能的，因此建議在課內(nèi)實(shí)驗(yàn)只完成最后的綜合實(shí)驗(yàn)，其他的實(shí)驗(yàn)由學(xué)生在課余時(shí)間自主完成，教師和助教通過網(wǎng)絡(luò)進(jìn)行答疑。

3 實(shí)踐效果

對(duì)內(nèi)容和實(shí)驗(yàn)進(jìn)行重構(gòu)的數(shù)字邏輯設(shè)計(jì)課程在西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院的本科生中已經(jīng)開設(shè)了兩屆，每屆有近200名學(xué)生受教，學(xué)生的數(shù)字系統(tǒng)設(shè)計(jì)能力得到了較大的提升，具體體現(xiàn)在以下兩個(gè)方面：

（1）在后續(xù)的計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu)課程中，25名學(xué)生參加了實(shí)驗(yàn)試點(diǎn)班，分組（3～4人一組）完成了具有50條MIPS指令的多周期或流水線處理器的設(shè)計(jì)，并完成了FPGA上板調(diào)試。其余學(xué)生中，95%的學(xué)生完成了簡(jiǎn)單的基本MIPS指令集處理器的設(shè)計(jì)與仿真，其中有60%以上的學(xué)生完成了40條以上的指令，較之前的完成率有明顯提升（之前完成率僅為30%左右）。

（2）在2017年9月舉行的全國大學(xué)生計(jì)算機(jī)系統(tǒng)能力培養(yǎng)大賽上，由學(xué)習(xí)了本課程的4名本科二年級(jí)學(xué)生組成的代表隊(duì)實(shí)現(xiàn)了一個(gè)基于MIPS指令集的微處理器，在完成了體系結(jié)構(gòu)優(yōu)化的基礎(chǔ)上，使用了多種邏輯優(yōu)化技術(shù)，包括使用“將最晚達(dá)到的信號(hào)放置到距輸出最近”的策略對(duì)流水線前遞路徑進(jìn)行優(yōu)化、使用“串行轉(zhuǎn)并行”策略優(yōu)化流水線沖突檢測(cè)邏輯、使用“盡量平衡組合延遲”的時(shí)序優(yōu)化策略對(duì)IO的固有延遲進(jìn)行優(yōu)化等，在處理器IPC不明顯下降的情況下將處理器的工作頻率由68.8MHz提升到92.7MHz，提升比率高達(dá)34.65%。最終SPEC性能得分為3.712 2分（基準(zhǔn)是龍芯132處理器），處理器性能遠(yuǎn)超其他參賽隊(duì)。

4 結(jié) 語

數(shù)字邏輯設(shè)計(jì)課程在計(jì)算機(jī)專業(yè)本科生中具有重要的知識(shí)銜接作用，是后續(xù)計(jì)算機(jī)組成原理、嵌入式等專業(yè)核心課的基礎(chǔ)。由于全新的教學(xué)內(nèi)容開展時(shí)間不長(zhǎng)，目前只是處于探索階段，教學(xué)過程中還存在很多的問題需要解決，包括具體章節(jié)的課時(shí)分配、系列實(shí)驗(yàn)設(shè)置的合理性和科學(xué)性等。