摘要：文章以提高集成電路版圖設(shè)計(jì)能力與效率為目的，首先介紹了版圖設(shè)計(jì)的根本原則以及設(shè)計(jì)方法存在的優(yōu)缺點(diǎn)，其次闡述了集成電路版圖設(shè)計(jì)流程，并且著重分析了設(shè)計(jì)技巧，重點(diǎn)在于如何更加高效的完成集成電路版圖設(shè)計(jì)，為后續(xù)版圖數(shù)據(jù)tape-out奠定基礎(chǔ)。

關(guān)鍵詞：集成電路版圖；版圖設(shè)計(jì)；設(shè)計(jì)技巧

信息技術(shù)的發(fā)展推動(dòng)了集成電路設(shè)計(jì)水平的提升，由于芯片面積和工藝尺寸的不斷減小，使集成電路版圖設(shè)計(jì)技巧方面面臨非常嚴(yán)格的要求。設(shè)計(jì)人員必須要對(duì)電路形式、參數(shù)設(shè)置以及應(yīng)用場(chǎng)景等進(jìn)行充分考慮，才能夠滿足設(shè)計(jì)需求。但是版圖工程師在進(jìn)行集成電路版圖設(shè)計(jì)的過程中，經(jīng)常會(huì)面臨一些問題，影響芯片的功能與性能。為了保證集成電路版圖設(shè)計(jì)的正確性和準(zhǔn)確性，文章重點(diǎn)圍繞設(shè)計(jì)技巧展開論述。

1 版圖設(shè)計(jì)根本原則

作為電路的設(shè)計(jì)人員，必須保證電路設(shè)計(jì)環(huán)節(jié)的緊湊型，以更快的效率完成產(chǎn)品設(shè)計(jì)。版圖設(shè)計(jì)主要涉及到幾種不同的設(shè)計(jì)方式：如果以自動(dòng)化程度為依據(jù)，版圖設(shè)計(jì)分為人工設(shè)計(jì)、自動(dòng)布局布線兩種；如果以布局模塊限制為依據(jù)，版圖設(shè)計(jì)有全定制、半定制這兩種類型[1]。通常正式開始版圖設(shè)計(jì)前，設(shè)計(jì)人員必須了解所使用的工藝文件及設(shè)計(jì)規(guī)則，將其作為設(shè)計(jì)的參考依據(jù)。明確設(shè)計(jì)規(guī)則期間，要對(duì)掩膜對(duì)準(zhǔn)以及非線性等因素進(jìn)行全面考慮。設(shè)計(jì)規(guī)則規(guī)定了各種圖形所要滿足的要求，然而各個(gè)企業(yè)所使用的工藝及設(shè)計(jì)規(guī)則存在很大差異，因此要解決這一問題，需要應(yīng)用高級(jí)CAD工具，兼容各種工藝，便于設(shè)計(jì)版圖。自然其中也存在一些缺點(diǎn)，比如線性度的應(yīng)用范圍受限等，這些都對(duì)集成電路版圖設(shè)計(jì)造成限制。

2 集成電路版圖設(shè)計(jì)技巧

2.1 整體規(guī)劃設(shè)計(jì)

針對(duì)集成電路版圖設(shè)計(jì)，其中最為重要的就是整體設(shè)計(jì)（即top設(shè)計(jì)），直接關(guān)系到所有block所在位置以及布局布線。整體布局設(shè)計(jì)方法和成型電路圖相似度非常高，按照模塊面積進(jìn)行適當(dāng)?shù)恼{(diào)整，將其進(jìn)行有效拼湊。這里提到的布局，主要是指將已經(jīng)完成設(shè)計(jì)的功能模塊與芯片限定面積相結(jié)合，按照位置進(jìn)行合理規(guī)劃，使各個(gè)單元與設(shè)計(jì)尺寸能夠得到規(guī)劃設(shè)計(jì)，并且保證模塊、單元位置的準(zhǔn)確性，同時(shí)這也是確保芯片面積最小化的關(guān)鍵點(diǎn)。整體設(shè)計(jì)中包括焊盤設(shè)計(jì)，有利于實(shí)現(xiàn)電路信號(hào)與外圍封裝的有效連接。所以，整體設(shè)計(jì)時(shí)必須要充分考慮模塊設(shè)計(jì)以及焊盤布局這兩個(gè)因素[2]?，F(xiàn)如今應(yīng)用比較普遍的集成電路版圖設(shè)計(jì)工具包括以下幾種：Cadence、Synopsys、Mentor Graphics，其中Cadence性能最佳，重點(diǎn)體現(xiàn)在電路版圖設(shè)計(jì)以及自動(dòng)布局布線等方面，同時(shí)也為集成電路版圖設(shè)計(jì)驗(yàn)證及仿真提供了條件。

2.2 分層設(shè)計(jì)

分層設(shè)計(jì)是以整體設(shè)計(jì)為前提進(jìn)行的模塊化設(shè)計(jì)工作，所以必須要全面掌握整體電路設(shè)計(jì)，才能夠更好的開展模塊設(shè)計(jì)。第一，立足于整體設(shè)計(jì)，針對(duì)集成電路內(nèi)所有模塊以及元器件進(jìn)行有效設(shè)計(jì)；第二，設(shè)計(jì)期間需要將集成電路劃分為不同的單元，對(duì)于所有單元以及模塊接口進(jìn)行分層設(shè)計(jì)，為版圖的整體設(shè)計(jì)奠定基礎(chǔ)。布線過程中一般會(huì)對(duì)布線復(fù)雜性進(jìn)行考慮，使用總體布線、詳細(xì)布線這一模式。其中總體布線時(shí)，要將線網(wǎng)放置在適當(dāng)?shù)膮^(qū)域范圍，如此才能夠保證布通率；詳細(xì)布線是以總體布線為前提，作用在于明確連線位置。使用分步布線這一形式可以解決局部擁擠的問題，將布線步驟加以簡(jiǎn)化，提升布線成功率。

2.3 版圖驗(yàn)證與優(yōu)化

集成電路版圖驗(yàn)證流程如下：第一，DRC驗(yàn)證。利用設(shè)計(jì)規(guī)則對(duì)每層圖形逐一進(jìn)行檢查，標(biāo)記發(fā)現(xiàn)的錯(cuò)誤，并且對(duì)每項(xiàng)錯(cuò)誤及位置進(jìn)行明確的解釋，然后根據(jù)錯(cuò)誤提示逐一修改錯(cuò)誤的地方，使版圖設(shè)計(jì)全部滿足物理設(shè)計(jì)規(guī)則的要求，DRC是個(gè)反復(fù)的過程，需要不斷的修改檢查驗(yàn)證；第二，詳細(xì)檢查版圖中的開路與短路等現(xiàn)象，及時(shí)解決問題，并且將其控制在最短連接通路內(nèi)；第三，LVS驗(yàn)證。由電路導(dǎo)出網(wǎng)表，通過對(duì)所有版圖中器件及連接關(guān)系與電路原理圖的比對(duì)，針對(duì)其中存在的不同及時(shí)修改，保證版圖與電路設(shè)計(jì)的一致性；第四，通過對(duì)版圖的分析進(jìn)行深入修改，重點(diǎn)對(duì)連接情況以及最終結(jié)果進(jìn)行檢查，確保連接正確的同時(shí)，也要保證結(jié)果的準(zhǔn)確性。之后針對(duì)版圖與電路圖進(jìn)行深入分析，每次版圖進(jìn)行修改之后都要重新完成DRC，LVS等一系列工作；第五，檢查版圖面積是否最小最優(yōu)化，提升運(yùn)行速度，并且對(duì)電路性能進(jìn)行優(yōu)化，將電路延時(shí)信息、網(wǎng)表等提取出來進(jìn)行驗(yàn)證。在一般的工藝中還要求對(duì)設(shè)計(jì)的版圖進(jìn)行ERC，antenna，soft connect check等的檢查，個(gè)別特殊的高壓工藝中可能還存在針對(duì)某一個(gè)特殊器件的DRC等檢查。在所有的驗(yàn)證工作完成之后就基本完成了版圖設(shè)計(jì)工作。

集成電路版圖設(shè)計(jì)需要持續(xù)優(yōu)化，優(yōu)化是個(gè)無止境和權(quán)衡取舍的過程。所以，為了選擇最適合的設(shè)計(jì)方法，必須要反復(fù)檢查版圖設(shè)計(jì)總體布線以及布局，保證版圖設(shè)計(jì)質(zhì)量。版圖設(shè)計(jì)所有流程中，后續(xù)步驟都是以之前步驟結(jié)論作為依據(jù)。鑒于此前的布局設(shè)計(jì)過程中，必須對(duì)之后環(huán)節(jié)布局設(shè)計(jì)進(jìn)行充分考慮，確保所有環(huán)節(jié)布局設(shè)計(jì)相統(tǒng)一，同時(shí)各個(gè)環(huán)節(jié)之間互相影響。針對(duì)版圖設(shè)計(jì)展開全面考慮以及全盤優(yōu)化，如此才能夠保證布局效果。

2.4 版圖寄生參數(shù)提取

集成電路版圖設(shè)計(jì)完成之后，需要提取寄生參數(shù)，其中主要包含寄生電阻、寄生電感以及寄生電容。在版圖完成DRC和LVS驗(yàn)證之后就可以提取寄生參數(shù)給電路設(shè)計(jì)工程師，進(jìn)行版圖的后仿真。對(duì)于后仿出來的結(jié)果直接關(guān)系到電路的優(yōu)化設(shè)計(jì)和版圖的修改。最后對(duì)芯片版圖以及設(shè)計(jì)數(shù)據(jù)文件等進(jìn)行確認(rèn)，為后續(xù)環(huán)節(jié)奠定基礎(chǔ)[3]。

2.5 與IC設(shè)計(jì)工程師積極溝通

集成電路版圖設(shè)計(jì)期間，最重要的環(huán)節(jié)就是和IC設(shè)計(jì)工程師進(jìn)行溝通，溝通體現(xiàn)在設(shè)計(jì)的每一個(gè)環(huán)節(jié)中。及時(shí)掌握電路工程師對(duì)于版圖設(shè)計(jì)的想法，確定工程師設(shè)計(jì)構(gòu)思，明確對(duì)版圖布局的側(cè)重點(diǎn)以及在進(jìn)行版圖過程中需要注意隔離，匹配的地方，以減少版圖中的干擾噪聲等。如此才能夠豐富版圖設(shè)計(jì)要素，清楚設(shè)計(jì)師和工程師想法的不同之處以及沖突點(diǎn)，更加快速且高效的完成集成電路版圖設(shè)計(jì)。

結(jié)束語：

綜上所述，集成電路版圖設(shè)計(jì)是眾多設(shè)計(jì)方法中最具價(jià)值意義的一種，它要求在更小的面積內(nèi)放入更多的元器件，在完善功能的同時(shí)還要降低其功耗，可謂精益求精的一個(gè)過程。隨著集成電路行業(yè)的迅速發(fā)展，尤其是最近不斷向版圖設(shè)計(jì)中投入人力、物力等資源，研制新的版圖設(shè)計(jì)工藝，簡(jiǎn)化設(shè)計(jì)操作的同時(shí)，緩解設(shè)計(jì)工程師的工作壓力，從而全面提高集成電路版圖設(shè)計(jì)效率。現(xiàn)如今，電子技術(shù)得到廣泛普及，這會(huì)不斷推動(dòng)整個(gè)行業(yè)的發(fā)展，今后集成電路版圖設(shè)計(jì)將迎來更加光明的未來。

參考文獻(xiàn)：

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[2]余菲，趙杰，陳樹楷.尺寸及版圖設(shè)計(jì)對(duì)集成電路差分放大器性能的影響[J].深圳職業(yè)技術(shù)學(xué)院學(xué)報(bào)，2015，14（05）：12-15+41.

[3]陳娟，竺興妹，段倩妮.面向三維集成電路版圖設(shè)計(jì)的EDA插件研究[J].電子器件，2015，38（04）：749-753.

作者簡(jiǎn)介：楊志磊（1987.6--）；性別：男；籍貫：湖北武漢；學(xué)歷：本科；研究方向：集成電路版圖設(shè)計(jì)。