崔準(zhǔn)

（中國(guó)電子科技集團(tuán)公司第二十研究所，西安 710068）

0　引言

面對(duì)日益增長(zhǎng)的電子產(chǎn)品小型化和通用化要求，根據(jù)通信系統(tǒng)中通用的實(shí)際需求，基于高速芯片的應(yīng)用水平，對(duì)通用處理模塊要求硬件越簡(jiǎn)單越好，因此采用高性能的單片 SOC設(shè)計(jì)通用模塊成為了通信系統(tǒng)的必然趨勢(shì)[1]。

1　整體設(shè)計(jì)

以高性能SOC（嵌入式雙核ARM）、CPLD、DSP、ADC、數(shù)字直發(fā) DAC（含 DDS，為接收機(jī)提供頻綜）、RS232 接口、RS422 接口、以太網(wǎng)接口、語(yǔ)音芯片、音頻 ADC/DAC、DC/DC 電源、SDRAM、FLSAH 存儲(chǔ)器、時(shí)鐘源、時(shí)鐘綜合器等器件以及外圍電路構(gòu)建射頻信號(hào)數(shù)字直發(fā)和接收信號(hào)數(shù)字處理硬件平臺(tái)，支持實(shí)現(xiàn)數(shù)字直發(fā)、高速數(shù)字采樣、數(shù)字信號(hào)處理、數(shù)據(jù)處理、接口處理、等功能。

2　主要電路設(shè)計(jì)

2.1　ADC電路

（1）ADC主要指標(biāo)

位數(shù)：14位；最高采樣率：250MHz；模擬輸入帶寬：1000MHz；

最大輸入功率：+10dBm；SNR：不小于60dB；ENOB：9.5位；通道隔離度：不小于95dB。

圖1　通用處理模塊的組成框圖

（2）多片同步

用同一組時(shí)鐘給2片ADC提供時(shí)鐘，時(shí)鐘之間保持嚴(yán)格同相，由SOC為2片ADC提供一個(gè)同步輸入信號(hào)，把 ADC內(nèi)的時(shí)鐘分頻器復(fù)位到初始狀態(tài)，通過(guò)這兩種方式保證多片ADC之間的同步。通過(guò)精心的PCB布線，保證4路輸入中頻信號(hào)之間的路徑延時(shí)盡量一致。

采用上述同步和布線措施后，可確保4通道間時(shí)序不一致性小于800ps。

（3）中頻輸入電路

ADC中頻輸入電路，由于中頻信號(hào)位于第二奈奎斯特區(qū)以上，頻率較高，為了獲得較高的性能指標(biāo)，需要用2個(gè)巴倫補(bǔ)償差分信號(hào)的幅相不一致[2]。

2.2　DAC電路設(shè)計(jì)

射頻發(fā)射信號(hào)的產(chǎn)生由 ADI公司的器件AD9164[3]直接產(chǎn)生載波調(diào)制信號(hào)，由設(shè)計(jì)框圖可以看出，其輸出后，經(jīng)單刀雙擲開(kāi)關(guān)、單刀單擲開(kāi)關(guān)、帶通濾波后輸出。帶通濾波器主要為改善發(fā)射輸出時(shí)載波調(diào)制信號(hào)帶外雜波抑制≥-70dBc指標(biāo)。

在 FPGA內(nèi)部輸出的 I、Q信號(hào)數(shù)據(jù)率為40MSPs，先做 6倍插值，升采樣到 240MSPs，送入DAC。將240MSPs的I、Q信號(hào)在DAC 內(nèi)部做24倍插值，輸出采樣率5760MSPs，設(shè)置NCO的輸出頻率，實(shí)現(xiàn)數(shù)字正交上變頻將信號(hào)調(diào)制到發(fā)射頻點(diǎn)。

2.3　SOC

2.3.1SOC構(gòu)成

SOC選用 Xilinx公司 ZYNQ 7系列的XC7Z100-2FFG900I，片內(nèi)集成2個(gè)Cortex A9 ARM內(nèi)核的處理器資源PS（Processing System）和FPGA可編程邏輯PL（Programmable Logic）。芯片采用高性能低功耗的28nm工藝制程[4]。PS和PL在不同的電源域上，有需要時(shí)，用戶可以單獨(dú)給PL部分?jǐn)嚯?，以?jié)約功耗。

PS主要由以下4部分構(gòu)成：

（1）應(yīng)用處理器單元（APU）；

（2）存儲(chǔ)器接口；

（3）I/O外設(shè)；

（4）互聯(lián)部分。

2.3.2片內(nèi)資源

SOC片內(nèi)資源見(jiàn)表1。

表1　SOC性能、功能匯總表

2.3.3外圍接口

SOC外圍接口匯總表見(jiàn)表2。

表2　SOC外圍接口匯總表

2.4　時(shí)鐘綜合器

板外提供10MHz參考時(shí)鐘，板載1片ADF4355時(shí)鐘綜合器，產(chǎn)生DAC和SOC PL JESD204B所需的6GHz時(shí)鐘CLK和同步SYSREF信號(hào)。板載1片AD9522-1時(shí)鐘綜合器，產(chǎn)生ADC、SOC PL和百兆網(wǎng)Phy芯片所需的各種時(shí)鐘信號(hào)。

2.5　板級(jí)管理

采用一片CPLD進(jìn)行板級(jí)管理，監(jiān)測(cè)電源狀態(tài)，DAC、SOC和電源芯片等功耗較大器件的工作結(jié)溫，和電源電壓、電流。

當(dāng)發(fā)生過(guò)溫、過(guò)壓、過(guò)流等情況時(shí)，板級(jí)管理電路將板載全部電路置于復(fù)位狀態(tài)，點(diǎn)亮相應(yīng)的告警指示燈，發(fā)出相應(yīng)的告警信號(hào)。

3　主要軟件設(shè)計(jì)

主要軟件包含三部分軟件：SOC PS ARM0軟件，SOC PS ARM1軟件，SOC PL軟件。

3.1　SOC PS ARM0 BSP軟件功能

SOC PS ARM0用作信息處理器，工作頻率800MHz，運(yùn)行VxWorks操作系統(tǒng)，操作系統(tǒng)版本待定。

為了支持辦卡用戶的二次開(kāi)發(fā)，在BSP軟件層，需要實(shí)現(xiàn)如下功能：

（1）支持VxWorks操作系統(tǒng)；

（2）CPU配置、啟動(dòng)；

（3）內(nèi)存分配；

（4）以太網(wǎng)驅(qū)動(dòng)；

（5）RS-232、RS-422串口驅(qū)動(dòng)；

（6）DDR3 SDRAM驅(qū)動(dòng)；

（7）QSPI FLASH驅(qū)動(dòng)；

（8）eMMC NAND FLASH驅(qū)動(dòng)；

（9）話音驅(qū)動(dòng)；

（10）SOC PL驅(qū)動(dòng)；

（11）引導(dǎo)SOC PS ARM1代碼；

（12）配置SOC PL代碼。

3.2　SOC PS ARM1軟件功能

SOC PS ARM1用作信號(hào)處理器，工作頻率800MHz，無(wú)操作系統(tǒng)，運(yùn)行裸機(jī)程序。通過(guò)512kB L2 Cache同信息處理器進(jìn)行數(shù)據(jù)交換。信號(hào)處理器通過(guò)存儲(chǔ)器接口和可編程邏輯到存儲(chǔ)器的接口對(duì)SOC PL內(nèi)建存儲(chǔ)器進(jìn)行訪問(wèn)，訪問(wèn)速率為32bits@100MHz。由于是裸機(jī)運(yùn)行，沒(méi)有操作系統(tǒng)管理開(kāi)銷，可以保證最大的實(shí)時(shí)響應(yīng)能力，經(jīng)評(píng)估，處理器對(duì)外部中斷的響應(yīng)時(shí)間小于1μs。

實(shí)現(xiàn)以下功能

（1）上電初始化；

（2）與信息處理器交換數(shù)據(jù)的驅(qū)動(dòng)；

（3）SOC PL內(nèi)建存儲(chǔ)器接口驅(qū)動(dòng)；

（4）中斷響應(yīng)驅(qū)動(dòng)；

3.3　SOC PL功能

SOC PL即 SOC可編程邏輯，即 SOC中的FPGA部分。用于實(shí)現(xiàn)數(shù)字下變頻、數(shù)字相關(guān)、MSK調(diào)制解調(diào)、成形濾波等功能。

在驅(qū)動(dòng)代碼層，需要實(shí)現(xiàn)如下功能：

（1）以太網(wǎng)驅(qū)動(dòng)；

（2）RS-232、RS-422串口驅(qū)動(dòng)；

（3）eMMC NAND FLASH驅(qū)動(dòng)；

（4）話音電路底層接口；

（5）SOC PS驅(qū)動(dòng)。

4　模塊測(cè)試方案

4.1　單元測(cè)試環(huán)境設(shè)計(jì)

通用處理模塊單元測(cè)試環(huán)境見(jiàn)圖 2。用信號(hào)源作為ADC的輸入信號(hào)源，用頻譜儀測(cè)量DAC輸出頻譜指標(biāo)，用示波器監(jiān)視 DAC輸出時(shí)域波形和輸出給信道的控制信號(hào)。用直流穩(wěn)壓電源提供15V直流電。用專用的模擬BMJ板測(cè)試BMJ接口。使用2臺(tái)計(jì)算機(jī)，其中一臺(tái)接數(shù)據(jù)接口的RS-232和百兆以太網(wǎng)口；另一臺(tái)計(jì)算機(jī)接調(diào)試接口的百兆以太網(wǎng)口、FPGA JTAG接口和ARM JTAG接口。

數(shù)據(jù)接口的RS-422和調(diào)試接口的RS-422進(jìn)行自環(huán)測(cè)試。調(diào)試接口的8路TTL信號(hào)和功放接口的4入、4出TTL信號(hào)對(duì)接測(cè)試。功放接口的1路TTL輸出信號(hào)用于模擬產(chǎn)生DKey信號(hào)，測(cè)試DKey功能。話音電路接耳機(jī)和麥克進(jìn)行功能測(cè)試。

單元測(cè)試項(xiàng)目包括：

（1）外部數(shù)據(jù)接口（百兆以太網(wǎng)）測(cè)試；

（2）RS-422接口測(cè)試；

（3）調(diào)試、測(cè)試接口（RS-422、百兆網(wǎng)口、ARM JTAG、FPGA JTAG、FPGA時(shí)序測(cè)試信號(hào)）測(cè)試；

（4）話音接口測(cè)試；

（5）射頻接口測(cè)試；

（6）ADC指標(biāo)測(cè)試；

（7）DAC指標(biāo)測(cè)試；

（8）信息處理器功能、性能測(cè)試；

（9）信號(hào)處理器功能、性能測(cè)試；

（10）功耗測(cè)試。

圖2　通用處理模塊單元測(cè)試環(huán)境

4.2　綜合測(cè)試軟件

軟件模塊包括：

（1）與顯控計(jì)算機(jī)通信模塊（在DP內(nèi)實(shí)現(xiàn)）；

（2）與FPGA接口模塊（DP和FPGA均有相關(guān)模塊）；

（3）MSK擴(kuò)頻調(diào)制模塊（在FPGA內(nèi)實(shí)現(xiàn)）；

（4）MSK解擴(kuò)解調(diào)模塊在FPGA內(nèi)實(shí)現(xiàn)）；

（5）信道控制模塊（在DP和FPGA內(nèi)均有相關(guān)模塊）；

（6）顯控計(jì)算機(jī)顯控軟件；

（7）顯控計(jì)算機(jī)通信軟件；

（8）顯控計(jì)算機(jī)誤碼率、漏組率統(tǒng)計(jì)軟件。

4.3　測(cè)試工作流程

綜合測(cè)試軟件工作流程見(jiàn)圖3。

圖3　軟件工作流程

4.4　測(cè)試結(jié)論

通過(guò)對(duì)通用處理模塊的功能性能測(cè)試設(shè)計(jì)，完成了模塊的外部數(shù)據(jù)接口（百兆以太網(wǎng)）測(cè)試；RS-422接口測(cè)試，調(diào)試、測(cè)試接口（RS-422、百兆網(wǎng)口、ARM JTAG、FPGA JTAG、FPGA時(shí)序測(cè)試信號(hào)）測(cè)試，話音接口測(cè)試，射頻接口測(cè)試，ADC指標(biāo)測(cè)試，DAC指標(biāo)測(cè)試，信息處理器功能、性能測(cè)試，信號(hào)處理器功能、性能測(cè)試，功耗測(cè)試以硬件穩(wěn)定性的測(cè)試。通過(guò)對(duì)硬件和軟件的充分測(cè)試，該模塊的硬件和軟件能夠滿足通用處理模塊的使用要求。

5　結(jié)論

經(jīng)過(guò)對(duì)基于 SOC芯片的功能電路設(shè)計(jì)和相應(yīng)的軟件設(shè)計(jì)，實(shí)現(xiàn)了在一片芯片上的信號(hào)處理。信息處理和鏈路處理，使原來(lái)需要3塊CPU協(xié)同處理完成的工作得以在1塊芯片上實(shí)現(xiàn)，降低了模塊的功耗、減小了模塊的體積、提升了整模塊的可靠?；?SOC芯片的通用模塊設(shè)計(jì)實(shí)現(xiàn)了數(shù)模轉(zhuǎn)換功能、模數(shù)轉(zhuǎn)換功能、信號(hào)處理功能、信息處理功能、鏈路處理功能、話音的收發(fā)功能。通過(guò)環(huán)境測(cè)試和綜合測(cè)試驗(yàn)證了模塊的通用性、實(shí)用性以及可延展性滿足使用要求。為后續(xù)的設(shè)備小型化通用化研制提供了良好的硬件和軟件支撐。