梅鳴陽，周鳳星，沈春鵬

（武漢科技大學(xué) 冶金自動(dòng)化與檢測技術(shù)教育部工程研究中心，武漢 430081）

行波法可利用脈沖波形與故障返回波形時(shí)間差及行波波速，實(shí)現(xiàn)地下電纜故障點(diǎn)到測量點(diǎn)距離的測量，對行波信號的采集是行波法故障測距的重要組成部分。行波波形中涵蓋許多故障信息，對寬帶寬波形進(jìn)行高速采樣十分必要[1]。由于采樣頻率的增高，普通采樣電路無法滿足需求，需要設(shè)計(jì)一款高速采樣模塊實(shí)現(xiàn)對電纜故障信號瞬態(tài)變化的記錄與存儲。高速采樣電路的設(shè)計(jì)不僅受成本及現(xiàn)代模擬器件制造工藝的限制，而且因?yàn)楣ぷ黝l率升高，電路中數(shù)字信號反射、串?dāng)_、延遲等信號完整性問題愈發(fā)突出[2-4]。

本文結(jié)合2017年武漢國鼎科技有限公司地下電纜故障檢測項(xiàng)目需要，設(shè)計(jì)了基于FPGA控制的高速采樣模塊，并對該高速電路關(guān)鍵信號進(jìn)行信號完整性分析，保證該電路能夠正常工作。

1 采樣參數(shù)及方案

在電纜故障測距設(shè)備中，脈沖信號上升時(shí)間約為13ns，下降時(shí)間約為10ns，信號帶寬約為35MHz，采樣電路需要實(shí)現(xiàn)200 MHz的采樣頻率。考慮成本高低和采樣波形重復(fù)性使用采樣頻率較低的ADC，通過并行時(shí)間交替采樣的方式實(shí)現(xiàn)更高頻率的等效實(shí)時(shí)采樣[5]，通過兩采樣通道進(jìn)行交替采樣，采樣結(jié)果進(jìn)行處理后可等效為兩倍時(shí)鐘頻率采樣效果。

2 系統(tǒng)結(jié)構(gòu)

高速采樣模塊整體結(jié)構(gòu)如圖1所示。

圖1 采樣模塊整體框圖Fig.1 Sampling module overall block diagram

采樣模塊采用一片8位、雙通道采樣芯片AD9288對行波發(fā)射信號及故障返回信號進(jìn)行采樣。采集的數(shù)據(jù)根據(jù)時(shí)鐘緩沖單元分配時(shí)鐘，交替存儲至FPGA中所編寫的FIFO儲存單元，DSP可利用該儲存單元以較低頻率獲得采樣結(jié)果并將該結(jié)果在液晶屏上顯示出來。采樣電路是以FPGA作為控制核心實(shí)現(xiàn)對信號的處理、采集、存儲工作。

3 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

3.1 信號調(diào)理電路

模塊采用AD8138構(gòu)成低失真差分ADC驅(qū)動(dòng)電路抑制共模噪聲，其共模抑制比可達(dá)-77 dB，工作原理如圖2所示。

圖2 輸入信號調(diào)理電路Fig.2 Input signal conditioning circuit

行波在電纜傳輸過程中，高頻成分更容易損耗，使用AD8138代替?zhèn)鹘y(tǒng)巴倫變壓器驅(qū)動(dòng)ADC，可以保留低頻信息。通過調(diào)整VCOM引腳上的電壓可1∶1的改變差分輸出的共模電壓，當(dāng)該共模電壓與ADC的差分參考電壓一致時(shí)，ADC可獲得交流采樣最大動(dòng)態(tài)范圍。AD8138增益帶寬積可達(dá)320 MHz，壓擺率為1150 V/μs，對于脈沖信號，可快速建立起電壓，失調(diào)電壓一般為1 mV。為保護(hù)采樣電路不被高電壓脈沖信號損壞，可在輸入端正反并聯(lián)2個(gè)導(dǎo)通壓降較低的肖特基二極管，構(gòu)成輸入保護(hù)電路。

3.2 高速ADC芯片

ADC9288是一款由Analog Devices公司生產(chǎn)的低成本高速模數(shù)轉(zhuǎn)換器，該芯片具有2個(gè)可獨(dú)立工作的模數(shù)轉(zhuǎn)換通道，每個(gè)通道能夠以100 MS/s轉(zhuǎn)換速率工作。ADC的控制管腳及數(shù)字輸出管腳兼容TTL（3.3 V）和 CMOS（3.3 V）電平，對控制管腳 S1、S2分別分配為高電平和低電平，設(shè)置芯片工作在普通工作模式，此時(shí)2個(gè)模數(shù)轉(zhuǎn)換通道可獨(dú)立工作。將控制管腳DFS電平設(shè)置為高電平，ADC數(shù)字信號輸出為帶偏置的二進(jìn)制輸出。

3.3 FPGA控制電路

FPGA采用ALTER公司生產(chǎn)的EP4CE6E6E22C8N，主要實(shí)現(xiàn)編碼時(shí)鐘輸出、采樣數(shù)據(jù)的存儲及與DSP通信功能，F(xiàn)PGA功能框圖如圖3所示。

圖3 FPGA功能框圖Fig.3 FPGA functional block diagram

由FPGA實(shí)現(xiàn)的PLL鎖相環(huán)功能，可實(shí)現(xiàn)將外部50 MHz時(shí)鐘倍頻至100 MHz，并將該信號作為ADC采樣編碼時(shí)鐘的參考時(shí)鐘。采樣數(shù)據(jù)的高速緩存是以異步FIFO緩沖器實(shí)現(xiàn)的。通過FIFO緩沖器，數(shù)據(jù)可以較快速度寫入，而以較慢速度讀出。如圖4所示為FPGA時(shí)序圖。

DSP通過 data、wrreq、wrclk管腳向 FPGA 發(fā)送指令，F(xiàn)PGA根據(jù)指令輸出參考時(shí)鐘頻率C0，同時(shí)通過pulse信號使能雙通道存儲FIFO寫入使能信號；采樣頻率wrclk_a、wrclk_b由C0通過時(shí)鐘分配模塊處理獲得，當(dāng)A，B通道FIFO存儲滿后wr-full_A和wrfull_B均為高電平，F(xiàn)PGA停止采樣并通過wrfull信號通知DSP采樣狀態(tài)，DSP通過輸入rdclk時(shí)鐘信號和rdreq使能信號讀取數(shù)據(jù)。

圖4 FPGA時(shí)序圖Fig.4 FPGA timing diagram

3.4 時(shí)鐘分配模塊

采用時(shí)間交叉采樣方式對模擬信號進(jìn)行高速采樣，各個(gè)數(shù)字處理單元都是以時(shí)鐘信號驅(qū)動(dòng)的，從而保證時(shí)序上的一致性，整體時(shí)鐘分配如圖5所示。

圖5 系統(tǒng)時(shí)鐘分配圖Fig.5 System clock distribution diagram

外部有源晶振產(chǎn)生的50 MHz時(shí)鐘信號通過FPGA內(nèi)PLL倍頻至100 MHz，該信號作為FPGA內(nèi)部控制信號的時(shí)鐘驅(qū)動(dòng)，同時(shí)該時(shí)鐘信號通過74LXC86異或門電路與不同電平邏輯運(yùn)算獲得相位相差180°的兩路100 MHz時(shí)鐘信號。存在相位差的時(shí)鐘信號分別作為2個(gè)采樣通道時(shí)鐘驅(qū)動(dòng)。

3.5 信號完整性問題的提出

該采樣設(shè)備由于工作頻率較高，可能存在信號問題，圖6為時(shí)鐘分配網(wǎng)絡(luò)中直接使用一個(gè)與邏輯門電路驅(qū)動(dòng)6個(gè)異或邏輯門電路信號仿真圖。

可見驅(qū)動(dòng)信號在高低電平變化時(shí)并非單調(diào)，而AB兩路接收到的信號也存在畸變現(xiàn)象。負(fù)載門電路將高于2.0 V電平識別為高電平，低于0.8 V電平識別為低電平。此時(shí)給定驅(qū)動(dòng)時(shí)鐘占空比為50%，經(jīng)門電路輸出時(shí)鐘占空比約為61%，這將導(dǎo)致雙通道的采樣相對相位不能保證為180°，其最終合成波形無法等效為200 MHz的采樣頻率。為保證系統(tǒng)能按設(shè)計(jì)邏輯工作，在PCB布線過程中，需對部分傳輸網(wǎng)絡(luò)進(jìn)行仿真，保證負(fù)載端對電路信號時(shí)序、持續(xù)時(shí)間和電壓幅值等問題的要求[6-7]。

圖6 前仿真模型及仿真結(jié)果Fig.6 Simulation model and simulation results

3.6 一對多信號質(zhì)量控制

時(shí)鐘分配網(wǎng)絡(luò)中，為保證兩路信號同時(shí)到達(dá)，需各分支布線長度等長。樹形拓?fù)浣Y(jié)構(gòu)在分支處會導(dǎo)致阻抗發(fā)生改變，反射信號噪聲不僅會在分支內(nèi)造成干擾，而且分支與分支之間也會互相干擾，因此需在驅(qū)動(dòng)端及負(fù)載端都添加端接電阻[8-9]。

在驅(qū)動(dòng)端使用串聯(lián)端接的方式抑制噪聲，要求串聯(lián)端接電阻與驅(qū)動(dòng)器輸出阻抗之和等于傳輸線特征阻抗，該設(shè)計(jì)中串聯(lián)電阻為30 Ω。在負(fù)載端，由于同一通道3個(gè)負(fù)載位置較為接近，該處分支較短，非均勻傳輸線距離短，阻抗突變造成的反射可忽略不計(jì)，可在靠近負(fù)載處并聯(lián)端接電阻，抑制一級分叉造成的噪聲，并聯(lián)電阻阻值與傳輸線阻抗一致。由于添加了端接電阻，會導(dǎo)致驅(qū)動(dòng)端驅(qū)動(dòng)能力不足，使用阻容耦合方式保證負(fù)載正確識別電平。

對驅(qū)動(dòng)電路重新進(jìn)行設(shè)計(jì)并布線，經(jīng)過反復(fù)實(shí)驗(yàn)，獲得最終板級仿真導(dǎo)出模型及相關(guān)信號圖如圖7所示。驅(qū)動(dòng)端的波形能夠維持方波形狀，AB通道的負(fù)載端信號幾乎一致，時(shí)鐘信號在電平敏感區(qū)域單調(diào)。

圖7 后仿真模型及仿真結(jié)果Fig.7 Postsimulation model and simulation results

3.7 PCB設(shè)計(jì)相關(guān)規(guī)則

設(shè)備工作于高頻狀態(tài)，按照以下方案設(shè)計(jì)PCB以預(yù)防常見的信號完整性問題：

（1）設(shè)計(jì)四層PCB層疊，保證信號有完整參考平面，防止跨平面阻抗變化導(dǎo)致的信號反射；

（2）ADC及FPGA信號傳輸總線為點(diǎn)對點(diǎn)連接，需添加端接電阻抑制反射噪聲；

（3）數(shù)據(jù)總線PCB布線需遵循3W原則，防止串?dāng)_；

（4）高速芯片附近需添加去耦電容，防止地彈噪聲。

4 實(shí)驗(yàn)結(jié)果

為驗(yàn)證采樣模塊行波信號采樣效果，取一段長約200 m的雙絞線電纜作為測試對象，模擬現(xiàn)場電纜故障測距。以電纜一頭作為測試點(diǎn)的起始端，另一頭作為測試點(diǎn)的末端，終點(diǎn)短路，模擬低阻故障進(jìn)行電纜故障檢測實(shí)驗(yàn)。該采樣模塊采樣數(shù)據(jù)在液晶屏上顯示結(jié)果與示波器檢測結(jié)果對比如圖8所示。

圖8 采樣模塊樣機(jī)采樣效果Fig.8 Sampling module prototype sampling effect

由實(shí)驗(yàn)結(jié)果可知，采樣模塊可按設(shè)計(jì)正常工作，樣機(jī)能夠準(zhǔn)確獲得50 ns驅(qū)動(dòng)信號及故障返回信號，并且可以通過該信號判斷出電纜故障點(diǎn)的位置。

5 結(jié)語

通過對低壓脈沖法對信號采樣的需求分析，設(shè)計(jì)了一套由FPGA控制的高速采樣電路，該電路成本低且結(jié)構(gòu)簡單，適用于便攜式設(shè)備中使用。為保證該電路能夠正常工作，對電路中時(shí)鐘分配網(wǎng)絡(luò)進(jìn)行了信號完整性的仿真分析及電路改進(jìn)。通過實(shí)際板卡現(xiàn)場試驗(yàn)，驗(yàn)證了電路設(shè)計(jì)及仿真的準(zhǔn)確性，實(shí)現(xiàn)了對低壓脈沖故障信號的采集，為電纜故障檢測設(shè)備研制后續(xù)工作出了鋪墊。

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