摘 要： 提出了一種采用0.13um CMOS工藝的12位100MHz電流舵數(shù)模轉(zhuǎn)換器的設(shè)計(jì)。系統(tǒng)由溫度計(jì)譯碼模塊、行列邏輯選擇模塊、鎖存模塊、輸入寄存器、電流源開關(guān)陣列與偏置電路構(gòu)成。設(shè)計(jì)采取“8+4”分段編碼式電流舵結(jié)構(gòu)來實(shí)現(xiàn)，SPICE仿真結(jié)果顯示：電路失調(diào)誤差、增益誤差、微分非線性誤差與積分非線性誤差分別為7.5%、5.0%、7.0LSB和8.3LSB，建立時(shí)間為20ns，輸出電流范圍為1.5mA-22.5mA，平均功耗為81mW，屬于高速低功耗數(shù)模轉(zhuǎn)換器，可廣泛應(yīng)用于精密電子設(shè)備中。

關(guān)鍵詞：數(shù)模轉(zhuǎn)換器 電流舵 分段編碼 SPICE

DOI：10.16640/j.cnki.37-1222/t.2018.11.116

1 引言

隨著集成電路技術(shù)的發(fā)展，高性能CMOS數(shù)模轉(zhuǎn)換器（Digital Analog Converter，簡稱DAC）設(shè)計(jì)引起研究者廣泛關(guān)注[1]。主流DAC采用電流舵結(jié)構(gòu)來實(shí)現(xiàn)。電流舵DAC編碼有二進(jìn)制碼和溫度計(jì)碼兩種。二進(jìn)制碼電流舵DAC通過二進(jìn)制開關(guān)控制2N-1個(gè)電流源的通斷來實(shí)現(xiàn)，優(yōu)點(diǎn)是無需譯碼電路，電路較簡單、轉(zhuǎn)換速度快；缺點(diǎn)是二進(jìn)制對(duì)應(yīng)的電流源很難完美匹配，DAC輸出單調(diào)性較差，非線性誤差較大。溫度計(jì)碼電流舵DAC包含2N-1個(gè)大小相等的電流源，優(yōu)點(diǎn)是不需要精確的電流源匹配即可達(dá)到很好的微分非線性誤差，中間碼切換過程也不會(huì)產(chǎn)生較大的毛刺；缺點(diǎn)是需要配合譯碼電路來實(shí)現(xiàn)電路，電路分辨率越高，電路結(jié)構(gòu)越復(fù)雜，轉(zhuǎn)換速度越低。本設(shè)計(jì)采用兩種編碼形式混合的方式即分段編碼結(jié)構(gòu)[2-4]。

2 分段編碼結(jié)構(gòu)的選取

當(dāng)分段中二進(jìn)制碼占100%時(shí)，DAC電路面積為模擬部分面積，隨著分段中溫度計(jì)碼比例提高，DAC電路面積隨之減小，當(dāng)溫度計(jì)碼占總分段60%-70%時(shí)，此時(shí)獲得最小的微分非線性誤差和積分非線性誤差；當(dāng)溫度計(jì)編碼比例持續(xù)升高，溫度計(jì)編碼的數(shù)字部分面積也隨之增加，此時(shí)DAC的總面積也增大，積分非線性誤差增大[2，5]。根據(jù)DAC設(shè)計(jì)電路的復(fù)雜程度、版圖設(shè)計(jì)和芯片面積折中考慮，本設(shè)計(jì)采用“8+4”分段結(jié)構(gòu)，即高8位為溫度計(jì)編碼，低4位為二進(jìn)制編碼，用來減小設(shè)計(jì)誤差。

3 電流舵DAC原理

圖1所示是N位分段電流舵型DAC的設(shè)計(jì)結(jié)構(gòu)圖，由二進(jìn)制碼與溫度計(jì)碼分段構(gòu)成，DAC高位采用溫度計(jì)碼以獲取較高的匹配性，從而獲取較好的線性度；DAC低位采用二進(jìn)制碼以減小DAC的面積，從而降低DAC版圖設(shè)計(jì)的復(fù)雜度[4，6-8]。

4 電路設(shè)計(jì)與仿真

系統(tǒng)電路由溫度計(jì)譯碼模塊、行列邏輯選擇模塊、鎖存模塊、輸入寄存器、電流源開關(guān)陣列與偏置電路構(gòu)成，如圖2所示，其中B1-B12為輸入端口，IOUTP和IOUPN為輸出端口，CLK為時(shí)鐘信號(hào)。系統(tǒng)高8位數(shù)據(jù)通過譯碼電路譯成溫度計(jì)碼，控制行列邏輯選擇電路產(chǎn)生電流源陣列控制信號(hào)；低4位數(shù)據(jù)進(jìn)入直接鎖存，鎖存信號(hào)用以控制比例電流源開關(guān)。電流源偏置電路用以保證輸出一致；鎖存器確?？刂菩盘?hào)能夠同步進(jìn)入電流源開關(guān)陣列中。

時(shí)鐘信號(hào)CLK為100 MHz，當(dāng)輸入為“000000000000”時(shí)，輸出電流波形如圖3（a）所示，理想輸出為0 mA，由于系統(tǒng)失調(diào)誤差影響，實(shí)際仿真電流為1.5 mA；當(dāng)輸入信號(hào)為“111111111111”時(shí)，輸出電流波形如圖3（b）所示，理想輸出為20 mA，由于系統(tǒng)失調(diào)誤差和增益誤差影響，實(shí)際仿真電流為22.5 mA，系統(tǒng)失調(diào)誤差和增益誤差分別為7.5 %和5.0%。

當(dāng)輸入信號(hào)以步距1逐漸從“000000000000”動(dòng)態(tài)變化至“111111111111”時(shí)，電流舵DAC分辨率為1/4096 LSB，平均功耗為81 mW，DNL為7.0 LSB，INL為8.3 LSB，建立時(shí)間約為20 ns，可以滿足轉(zhuǎn)換速度要求。

5 結(jié)論

本文提出了一種12位100MHz的分段式電流舵DAC。系統(tǒng)電路采用“8+4”分段式編碼結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)。電路經(jīng)過SPICE軟件仿真可知其性能較好，屬于高速低功耗CMOS集成電路，可廣泛應(yīng)用于精密電子設(shè)備中。

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作者簡介：石圣羽，男，河北秦皇島人，碩士研究生，研究方向：檢測技術(shù)與自動(dòng)化裝置。