余 茜，王克柔，易 婷，陸 波，陳 勇，洪志良

(1.復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國家重點實驗室，上海 201203； 2.中科院高能物理研究所，北京 100049)

提高CCD傳感器的讀出速率而又不會降低其噪聲性能的一個方法是： 增加CCD陣列的讀出節(jié)點，實現(xiàn)多通道并行讀出處理.采用分立器件實現(xiàn)的CCD讀出電路需要大面積的片上無源電容與電阻，在多通道應(yīng)用下，需要消耗較大芯片面積和功耗.因此高讀出速度、多通道的CCD讀出電路需要采用專用集成電路芯片(Application Specific Integrated Circuit, ASIC)實現(xiàn).

文獻(xiàn)[1]中設(shè)計了一個單通道X射線CCD ASIC，這款芯片基于增量型ΣΔ ADC(Incremental ΣΔ ADC, I-ΣΔ ADC)實現(xiàn).與奈奎斯特ADC類似，增量型ΣΔ ADC的數(shù)字輸出碼字與模擬輸入信號直接存在一一對應(yīng)關(guān)系[2]，適合于采樣不連續(xù)的CCD信號.而增量型ΣΔ ADC有著噪聲整形和過采樣的優(yōu)點，相較于普通奈奎斯特ADC，更容易實現(xiàn)較高精度.由于ΣΔ ADC的噪聲濾波可以在數(shù)字域完成，因此可以移除獨立的模擬CDS模塊，將CDS操作完全放到ΣΔ ADC中完成，這樣減小了芯片面積.本論文的設(shè)計針對一款有著4個讀出節(jié)點的CCD傳感器的輸出信號處理，旨在采用離散時間增量型ΣΔ調(diào)制技術(shù)，實現(xiàn)高讀出速率、低讀出噪聲的X射線CCD讀出系統(tǒng).

1 CCD讀出系統(tǒng)

1.1 CCD讀出系統(tǒng)結(jié)構(gòu)

4通道CCD信號讀出系統(tǒng)框圖如圖1(看第244頁)所示，系統(tǒng)由4個通道組成，每個通道均包含了1個低噪聲模擬前端和驅(qū)動級電路、2個增量型ΣΔ調(diào)制器以及2個降采樣濾波器.這4個通道并行工作，由CCD提供的復(fù)位信號進(jìn)行同步.

一個周期的CCD輸出信號包含復(fù)位、浮置電平以及信號電平3個部分，CCD讀出系統(tǒng)需要量化出浮置電平與信號電平的電壓差.CCD輸出信號幅值很小，要由前端放大器將其放大，以便充分利用后級ADC的動態(tài)范圍[3].CCD信號中的直流分量較大，前端放大器通過電容耦合將其去除.在本設(shè)計中前端放大器可實現(xiàn)70倍與140倍2檔可調(diào)增益，這個增益通過3個運放級聯(lián)實現(xiàn).第1級運放為10倍固定增益，第2級運放為3.5倍固定增益，第3級運放有2倍與4倍增益2種選擇.模擬前端中使用了1個5-bit數(shù)模轉(zhuǎn)換器(Digital to Analog Converter, DAC)，可進(jìn)一步調(diào)整CCD信號的動態(tài)范圍[4].

放大后的CCD信號經(jīng)驅(qū)動級送入增量型ΣΔ調(diào)制器，在調(diào)制器中轉(zhuǎn)換為數(shù)字碼流.每個通道有A和B 2個3階3位增量型調(diào)制器，這2個調(diào)制器交替采樣CCD信號.調(diào)制器的轉(zhuǎn)換精度與一個轉(zhuǎn)換周期的采樣次數(shù)相關(guān)，一個轉(zhuǎn)換周期所需的采樣次數(shù)依據(jù)MATLAB SIMULINK行為級仿真決定.將4個通道的A和B調(diào)制器分別編為2組，同組的4個調(diào)制器使用相同的時鐘控制信號.調(diào)制器產(chǎn)生的數(shù)字碼流經(jīng)由特殊定制的數(shù)字濾波器進(jìn)行降采樣和濾波，每個調(diào)制器的數(shù)據(jù)都有一個獨立的降采樣濾波器進(jìn)行處理.經(jīng)過一個多路選擇開關(guān)，8個ADC的模數(shù)轉(zhuǎn)換結(jié)果依次串行輸出.

ADC需要的參考電壓和偏置電流均由片上的帶隙基準(zhǔn)源及穩(wěn)壓電路產(chǎn)生.整個讀出系統(tǒng)需要的控制信號全部由數(shù)字控制模塊提供，此外，串行外設(shè)接口(Serial Peripheral Interface, SPI)根據(jù)不同的應(yīng)用與測試環(huán)境提供了諸多可配置的模式.

圖1 CCD讀出系統(tǒng)框圖Fig.1 Architecture of the CCD readout system

1.2 增量型調(diào)制器拓?fù)浣Y(jié)構(gòu)

本設(shè)計中調(diào)制器選擇了具有高線性度的前饋結(jié)構(gòu).多位量化器的使用進(jìn)一步降低了對各級積分器線性度的要求，但是多位反饋DAC的非線性直接限制了整個ADC的精度，需要采用動態(tài)元件匹配(Dynamic Element Match, DEM)技術(shù)來減少反饋DAC的非線性.前饋結(jié)構(gòu)中，需要1個加法器來對所有的前饋通路求和.無源加法器使用電容陣列求和，不需要額外的運放，但是寄生電容和量化器的回踢噪聲會降低求和結(jié)果的精度.而有源加法器的求和精度更高，但是需要使用一個運放，經(jīng)權(quán)衡采用有源加法器.多條前饋通路使得這個運放的反饋系數(shù)較小，加法器中的運放應(yīng)具有高的單位增益帶寬才能滿足速度要求.

關(guān)于RFCA的最佳麻醉方法目前尚未確定[7]。世界范圍內(nèi)各中心手術(shù)所采用的麻醉方案并不一致，甚至同一中心也可能采用不同的麻醉方案。對于鎮(zhèn)靜和全身麻醉方案下RFCA的利弊，雖有各方學(xué)者對其進(jìn)行比較和研究，但仍存在一些問題：大部分相關(guān)研究均來自單中心，研究結(jié)果的可靠性受到一定限制；麻醉方案對手術(shù)并發(fā)癥的影響鮮有報道；消融術(shù)后Af復(fù)發(fā)率的問題，各學(xué)者的研究結(jié)果也存在一定差異[4-6]。

離散時間ΣΔ ADC工作由采樣相和積分相兩相非交疊時鐘控制.在傳統(tǒng)前饋結(jié)構(gòu)中，為了給加法器足夠的建立時間，分配了位于采樣相的半個時鐘周期的時間用于加法器求和，如圖2(a)所示.而反饋DAC的輸入又必須在積分相開始前建立，因而比較和DEM操作只能在積分相和采樣相的非交疊時間完成，加法器求和得到保證.

圖2 (a)傳統(tǒng)前饋結(jié)構(gòu)的時序圖和(b)SLD結(jié)構(gòu)時序圖Fig.2 (a) Timing schematic of conditional feed-forward architecture and (b) timing schematic of SLD architecture

采用傳統(tǒng)前饋結(jié)構(gòu)，由于比較與DEM操作需要占用額外時間，這使得調(diào)制器中積分器、量化器、DEM邏輯單元的速度要求更加苛刻.為了緩解時序的緊張，在反饋路徑上引入了額外環(huán)路延時[5].如圖3所示，最后一級積分器的單位延時移到反饋通路上，因此比較與DEM操作可以在這個單位延時中完成.環(huán)路延時遷移(Shifted Loop Delay, SLD)結(jié)構(gòu)的時序如圖2(b)所示，比較與DEM操作從非交疊時間移到了采樣相，因而非交疊時間可以減少，從而避免了較多的非交疊時間給調(diào)制器各模塊帶來的速度挑戰(zhàn).SLD結(jié)構(gòu)中，最后一級積分器在積分的同時完成求和操作，節(jié)省了1個有源加法器.

在圖3可以看到，第1級積分器的延時也被移到輸入信號通路上.輸入信號U經(jīng)由前饋支路、最后一級積分器、量化器、DEM，然后反饋到第1級積分器輸入時，與輸入信號通路上同樣有一個單位延時的輸入信號U相減，這樣使得環(huán)路濾波器的凈輸入只有量化噪聲，從而保留了前饋結(jié)構(gòu)高線性度優(yōu)點.

圖3 3階3位SLD調(diào)制器框圖Fig.3 Third-order three-bit SLD modulator architecture

為了避免SLD造成的不穩(wěn)定，增加了一條從比較器輸出到最后一級積分器輸入的反饋支路，這條反饋支路的系數(shù)為k1.圖3中3階SLD結(jié)構(gòu)調(diào)制器的信號傳輸函數(shù)(System Transfer Function, STF)：

(1)

其中：

(2)

要保留前饋結(jié)構(gòu)的低失真的特性，需要使得信號傳輸函數(shù)STF=1，代入式(1)得到：

k1=1.

(3)

式(3)表明： 增加的這條反饋支路的系數(shù)應(yīng)常為1.在積分器中，運放是一個含有反饋網(wǎng)絡(luò)的閉環(huán)系統(tǒng).假設(shè)這是一個單極點運放，要實現(xiàn)ω0的閉環(huán)3dB帶寬，則運放的增益帶寬積(Gain-Bandwidth Product, GBW)：

(4)

其中β為反饋系數(shù).式(4)表明，ω0一定時，反饋系數(shù)β越大，所需要的GBW越小.在噪聲傳輸函數(shù)相同的前提下，SLD結(jié)構(gòu)求和運放的反饋系數(shù)大于傳統(tǒng)前饋結(jié)構(gòu)求和運放的反饋系數(shù).因而，雖然SLD結(jié)構(gòu)在最后一級級聯(lián)了需要更長穩(wěn)定時間的無延時積分器[6]，它對求和運放GBW的要求可以比傳統(tǒng)前饋結(jié)構(gòu)低.

2 電路設(shè)計

2.1 模擬前端

CCD讀出系統(tǒng)的前端電路實現(xiàn)如圖4所示，前端放大器通過3個運算放大器(Operational Trans-conductance Amplifier, OTA)級聯(lián)實現(xiàn).這3個放大器采用電容反饋，通過鉗位(clamp)開關(guān)為運放的高阻輸入點提供直流偏置.

圖4 模擬前端結(jié)構(gòu)框圖及電路圖Fig.4 Analog front-end architecture and schematic

套筒式運放能提供足夠大的直流增益，結(jié)構(gòu)簡單而功耗相對較小，因而前兩級運放采用了套筒式結(jié)構(gòu)，如圖4所示.套筒式運放能實現(xiàn)的最大輸出擺幅為：

ΔV=VDD-Vdstat0-Vdstat1-Vdstat2-Vdstat3-Vdstat4，

(5)

其中：VDD為電源電壓；Vdsat0～Vdsat4分別為M0～M4管的過驅(qū)動電壓.式(5)表明套筒式運放的輸出擺幅較小，因此需要大輸出擺幅的第3級運放采用了兩級電壓放大結(jié)構(gòu)，如圖4所示.該兩級運放的第1級為折疊共源共柵結(jié)構(gòu)，采用高直流增益的NMOS作為輸入對管；第2級為大輸出擺幅的AB類結(jié)構(gòu).AB類輸出級采用跨導(dǎo)線性環(huán)(Trans-linear Loop)偏置，它的靜態(tài)電流較小，但可以提供較大的動態(tài)電流驅(qū)動容性負(fù)載.

2.2 數(shù)字濾波器

本設(shè)計中的數(shù)字濾波器工作在64MHz時鐘頻率下，為了獲得較小的面積，本文提出了一種特殊定制的濾波器結(jié)構(gòu).該降采樣濾波器的系數(shù)hn應(yīng)滿足：

(6)

其中：Vm為信號電平與浮置電平的差Vin的實測值；Vful為轉(zhuǎn)換器滿量程輸入；xn為調(diào)制器一個轉(zhuǎn)換周期的輸出碼流，一個轉(zhuǎn)換周期有100次采樣，因而1≤n≤100.在Matlab行為級仿真中，改變Vin的大小，得到對應(yīng)的輸出碼流xk,i(1≤k≤N，1≤i≤100)，每一組輸出碼流xk,i與輸入電壓測量值Vm,k的關(guān)系都應(yīng)滿足式(6).通過N次仿真，可得到N組關(guān)于濾波器系數(shù)的方程：

(7)

通過多元線性回歸分析可得到濾波器系數(shù)hn(1≤n≤100)，受硬件條件限制，濾波器的系數(shù)只能用有限的字長表示.Matlab仿真表明，13-bit量化字長可使濾波器以較小的硬件開銷實現(xiàn)系統(tǒng)所需的濾波性能.依據(jù)實際輸出碼流的特點及濾波器系數(shù)大小，通過仿真可以得出濾波器的輸出字長為21bits.

濾波器的結(jié)構(gòu)如圖5所示.每個轉(zhuǎn)換周期開始時，計數(shù)器和累加器被Reset信號復(fù)位.復(fù)位結(jié)束后，計數(shù)器、累加器重新開始工作，查找表依據(jù)計數(shù)器的值給出對應(yīng)的濾波器系數(shù).數(shù)字輸入Xin乘以相應(yīng)濾波器系數(shù)后，在累加器中進(jìn)行累加.在該轉(zhuǎn)換周期結(jié)束時，濾波器輸出此時的累加結(jié)果，得到輸出碼字Yout.

濾波器數(shù)字輸入Xin的字長為3bits，濾波器系數(shù)的字長為13bits，因此濾波器中的乘法器要完成13-bit被乘數(shù)與3-bit乘數(shù)的乘法.為了滿足速度要求，乘法器采用流水線結(jié)構(gòu)，如圖5所示.乘法操作被分解為4級： 第1級產(chǎn)生3個部分積，第2級將部分積深度壓縮為2，第3級與第4級構(gòu)成流水線加法器以完成最終相加.

圖5 降采樣濾波器結(jié)構(gòu)Fig.5 Decimation filter architecture

圖6 芯片版圖Fig.6 The chip layout

為了在15.625ns內(nèi)完成最高21bits的累加，累加器同樣使用流水型加法器，如圖5所示.累加器輸入X與累加器前一時刻輸出S的加法分為3段：X[7∶0]與S[7∶0]相加，產(chǎn)生的進(jìn)位經(jīng)1個時鐘周期延時記為C1；X[15∶8]、C1與S[15∶8]相加，產(chǎn)生的進(jìn)位經(jīng)1個時鐘周期延時記為C2；Y[20∶16]與前一周期產(chǎn)生的進(jìn)位C2相加.該累加器完成100個數(shù)的累加需要102個周期，最后2個額外的周期，其輸入X為0，只對前一時刻的進(jìn)位進(jìn)行累加.

3 芯片版圖與性能

3.1 芯片版圖

本設(shè)計實例采用0.35μm 2P4M CMOS工藝實現(xiàn)，芯片版圖如圖6中所示，芯片面積為4.56mm×3.29mm，內(nèi)核面積為4.18mm×2.53mm.其中數(shù)字濾波器面積為4.18mm×0.32mm，僅占有約1/8的內(nèi)核面積.流片由中科院高能物理研究所與其他電路一起工程流片時進(jìn)行.

3.2 電路性能

電路工作的電源電壓為3.3V，時鐘頻率為64MHz.仿真中采用的輸入信號來源于中科院高能物理研究所提供的實際CCD輸出數(shù)據(jù).輸入信號的頻率為1MHz，信號電平與浮置電平的差從0mV均勻變化到20mV，經(jīng)前端放大器放大，范圍變?yōu)?1.4～1.4V.圖7(a)畫出了采集到的1組輸出碼字與ADC輸入電壓的對應(yīng)關(guān)系.圖7(b)中畫出了由這組數(shù)據(jù)計算出的余量(LSB)，表中LSB=1.2μV，得到本設(shè)計的積分非線性為0.0096%.后仿真還得到等效輸入積分噪聲為13.53μV，整個模擬模塊的功耗為1.12W，數(shù)字濾波器功耗234.06mW.

圖7 (a)讀出系統(tǒng)的輸出數(shù)字碼字和(b)余量Fig.7 (a) Output digital code and (b) output residual of the readout system

表1中總結(jié)了本設(shè)計的后仿真性能，并與同類X射線CCD讀出芯片的測試結(jié)果進(jìn)行了對比.本設(shè)計后仿真精度分別是文獻(xiàn)[1]和[3]測試精度的5.7倍和20.6倍，單通道讀出速率分別是10倍和50倍.為了實現(xiàn)上述精度和讀出速率，本設(shè)計消耗了一定的功耗與面積，單通道模擬功耗分別是文獻(xiàn)[1]和[3]的50倍和17倍，單通道面積分別是3倍和1.7倍.

表1 與同類X射線CCD讀出系統(tǒng)的性能比較

注： 1) 本研究數(shù)據(jù)均為后仿真結(jié)果，文獻(xiàn)數(shù)據(jù)為測試結(jié)果；2) “—”表示文獻(xiàn)中無相關(guān)數(shù)據(jù).

4 結(jié) 論

本文設(shè)計了一種4 M-pixel/s 4通道X射線CCD讀出電路.本設(shè)計采用了SLD結(jié)構(gòu)調(diào)制器，來緩解高速設(shè)計中時序緊張的問題.由查找表、流水型乘法器和流水型累加器構(gòu)成的數(shù)字濾波器結(jié)構(gòu)，避免了消耗較大的數(shù)字面積.

后仿真結(jié)果表明，本設(shè)計具有較好的精度與噪聲性能，讀出速率明顯快于同類CCD讀出電路[1,3].

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