彭關(guān)禮，肖順文

(西華師范大學(xué) 電子信息工程學(xué)院，四川 南充　637009)

0　引言

隨著信息技術(shù)與互聯(lián)網(wǎng)的發(fā)展，數(shù)據(jù)傳送的安全性也變得越來越重要[1]。高級加密標(biāo)準(zhǔn)AES(Advanced Encryption Standard) 算法作為目前最流行的加密算法之一，無論是在商業(yè)、工業(yè)還是在軍事方面都被廣泛應(yīng)用[2]。該加密算法是繼數(shù)據(jù)加密標(biāo)準(zhǔn)DES(Date Encryption Standard)之后的新一代加密算法,采用了Rijndeal算法設(shè)計，該算法具有模塊性、高效性、對稱性等自身結(jié)構(gòu)特點。

高級加密標(biāo)準(zhǔn)AES算法硬件實現(xiàn)相比軟件實現(xiàn)提供了更好的物理安全性和更快的處理速度，F(xiàn)PGA(Field-Programmable Gate Array)以其可編程性為該算法的實現(xiàn)提供了較好的平臺[3]。本文針對該算法中行位移變換模塊和列混淆變換模塊的特點將兩個模塊綜合為一個整體模塊基于硬件描述語言VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)來實現(xiàn)，為AES算法中行位移與列混淆的實現(xiàn)提供一種可行的設(shè)計方案。

1　AES的輪函數(shù)分析

輪變換函數(shù)包括了字節(jié)替代變換(SubBytes)、行位移變換(ShfitRows)、列混淆變換(MixColumns)(除最后一輪加密外)以及輪密鑰加(AddRoundKey)四個步驟的操作[4]。在AES加密算法中明文分組長度為128位固定值，而密鑰分組長度的不同決定了加密的輪數(shù)和輪變換的輪數(shù)，當(dāng)密鑰分組長度為128位時加密輪數(shù)和輪變換輪數(shù)為10輪；當(dāng)密鑰分組長度為192位時加密輪數(shù)和輪變換輪數(shù)為12輪；當(dāng)密鑰分組長度為256位時加密輪數(shù)和輪變換輪數(shù)為14輪。雖然相應(yīng)的加密輪數(shù)能夠?qū)崿F(xiàn)對數(shù)據(jù)信息進(jìn)行有效地保護(hù)，但輪函數(shù)中的行位變換和列混淆變換為加密算法提供了更高的擴散性以抗擊密碼攻擊,因此輪變換中的行位變換和列混淆變換對實現(xiàn)AES加密算法有著至關(guān)重要的作用。

1.1　行位移變換

行位移變換是一個簡單的字節(jié)換位操作，它是將狀態(tài)中的行按照不同的偏移量進(jìn)行循環(huán)移位。AES加密算法中明文分組長度為固定值128位,可以抽象地用4行4列的狀態(tài)矩陣來表示，每行由4字節(jié)組成。在AES加密算法中行位移變換是將第1行字向左循環(huán)移動0字節(jié)，第2行字向左循環(huán)移動1字節(jié)，第3行字向左循環(huán)移動2字節(jié)，第4行字向左循環(huán)移動3字節(jié)。

1.2　列混淆變換

列混淆變換是一個作用在4字節(jié)列上的磚匠變換，可以將每列看作是一個多項式與一個固定的多項d(x)=03.x3+01.x2+01.x+02相乘后取模x4+1，亦可用式(1)所示的矩陣形式[5]表示。

(1)

傳統(tǒng)的AES算法輪函數(shù)中行位移與列混淆是作為單獨的兩個模塊分別來實現(xiàn)，因此模塊與模塊之間存在線路的傳輸延遲以及資源的多余損耗，不利于提高該算法實現(xiàn)的效率以及資源空間的節(jié)省，因此文中采用了行位移與列混淆的混合設(shè)計模式。

2　行位移與列混淆的混合及算法設(shè)計

首先輪函數(shù)中的行位移變換與列混淆變換都是針對字節(jié)的變換操作，其次兩者的變換都具有一定的線性性質(zhì)。在原AES加密算法中行位移變換與列混淆變換是兩個獨立變換，因此原算法基于FPGA的硬件描述語言VHDL來實現(xiàn)需要兩個獨立模塊，通過對算法中的行位移與列混淆的分析可以將它們綜合為一個整體模塊來實現(xiàn)。

2.1混合設(shè)計

(2)

其中{X}H表示十六進(jìn)制數(shù)，⊕表示異或運算，X取01,02,03，i取0,4,8,12。為了更好地實現(xiàn)混合設(shè)計，式(2)中乘02、乘03統(tǒng)一定義為Xtime()[6]運算，設(shè)a=b7b6b5b4b3b2b1b0(a表示十六進(jìn)制數(shù)，其中b7，b6，b5，b4，b3，b2，b1，b0表示依次從高位到低位的二進(jìn)數(shù))。定義Xtime()按照以下方式運算，如式(3)所示，c=00011011是用二進(jìn)制數(shù)表示的常量。

(3)

因此由式(2)經(jīng)過變換整理可以得到式(4)。

(4)

從理論角度而言整合設(shè)計模塊優(yōu)于原算法中兩個獨立模塊，整合后的模塊省去了一些中間變換步驟，同時也能夠消除模塊之間傳輸?shù)木€路延遲，但效率的提升因軟件、硬件以及加密時的文件大小不同而有所差異[7]。

2.2　混合設(shè)計的FPGA實現(xiàn)

硬件描述語言VHDL具有功能強大、設(shè)計靈活、與具體器件無關(guān)等自身結(jié)構(gòu)優(yōu)點[8]，而AES加密算法基于硬件實現(xiàn)優(yōu)于軟件實現(xiàn)。因此采用專有硬件來實現(xiàn)AES加密算法更能顯示其中的優(yōu)點。實現(xiàn)行位移與列混淆變換的部分VHDL程序如下：

library ieee;

use ieee.std_logic_arith.all;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

.

.

s0:=Xtime(h1,(e0 xor e5)) xor (e5 xor e10) xor e15;

s1:=Xtime(h1,(e5 xor e10)) xor (e10 xor e15) xor e0;

s2:=Xtime(h1,(e10 xor e15)) xor (e0 xor e15) xor e5;

s3:=Xtime(h1,(e0 xor e15)) xor (e0 xor e5) xor e10;

3　實驗仿真

基于Quartus II 9.1 (32-Bit)版本，在cyclone iii系列下的EP3C80F484C8芯片上進(jìn)行了實驗仿真，其中資源利用率如圖1所示，基于芯片EP3C80F484C8中的81264個LE資源(Total logic elements)僅使用216個，占用率小于1%，引腳數(shù)(Total pins)利用率為87%。

FamilyCycloneIIIDeviceEP3C80F484C8TimingModelsH/ATotallogicelements216/81,264(<1%) Totalcombinationalfunctions216/81,264(<1%) Dedicatedlogicregisters128/81,264(<1%)Totalregisters128Totalpins257/296(87%)Totalvirtualpins0Totalmemorybits0/2,810,880(0%)EmbeddedMultiplier9-bitelements0/488(0%)TotalPLLs0/4(0%)

圖1資源利用率

為了驗證該混合設(shè)計模塊的穩(wěn)定性和可靠性，分別給出了不同工作頻率下不同輸入數(shù)據(jù)對應(yīng)的輸出數(shù)據(jù)結(jié)果，具體測試結(jié)果如表1所示。

表1　相關(guān)數(shù)據(jù)測試

由表1可知，在工作頻率分別為1 000MHz和100MHz時，當(dāng)輸入數(shù)據(jù)din=DEE570E3749B9BBA7516C67

69D51924D,對應(yīng)的數(shù)據(jù)輸出為dout=52C192121EF7DCDBC580F2222DDFB28E,其吞吐率分別可以達(dá)到9.78Gb/s和7.28Gb/s.當(dāng)輸入數(shù)據(jù)din=22C93CBFD2C73A6B1418407FB88D214A,對應(yīng)的數(shù)據(jù)輸出為dout=5CC307CC246A8B0B191FF3C11DF9BAB1,其吞吐率分別可以達(dá)到9.30Gb/s和7.21Gb/s.

測試使用的時鐘頻率為1000MHz時，第1組數(shù)據(jù)的仿真結(jié)果如圖2所示：

測試使用的時鐘頻率為100MHz時，第1組數(shù)據(jù)的仿真結(jié)果如圖3所示：

測試使用的時鐘頻率為1 000MHz時，第2組數(shù)據(jù)的仿真結(jié)果如圖4所示：

測試使用的時鐘頻率為100MHz時，第2組數(shù)據(jù)的仿真結(jié)果如圖5所示：

4　總　結(jié)

本文通過對原AES算法中的行位移變換與列混淆變換的分析，針對這兩種變換的特點經(jīng)過整合來實現(xiàn)兩個模塊所能單獨實現(xiàn)的功能，實驗仿真結(jié)果表明基于FPGA的硬件描述語言VHDL實現(xiàn)AES算法的行位移與列混淆的混合設(shè)計是可行的，在不同的工作頻率下達(dá)到了數(shù)據(jù)的不同處理速度，在同一工作頻率下不同輸入數(shù)據(jù)達(dá)到了相應(yīng)的工作頻率。

參考文獻(xiàn)：

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