中國電子科技集團公司第三十九研究所　王小妹　龍甫煜　王永華

引言

在抑制載波的調(diào)制信號中，一般都含有載頻信息，這樣在空中才能傳輸足夠遠。在接收端，需要消除載頻產(chǎn)生的影響，才能得到需要的信息。而傳輸信息是有符號的，這些信息的符號對載波的提取會造成誤判影響，嚴重的甚至無法解調(diào)，所以需要尋找一種能夠去掉信息符號影響的解調(diào)方法。而平方環(huán)的處理方法是對輸入信號首先進行平方操作，將符號跳變的因素消除，得到了較好的效果[1]。

1.平方環(huán)基本原理

在軟件無線電(SDR)技術(shù)實現(xiàn)的收發(fā)系統(tǒng)中，數(shù)字鎖相環(huán)在載波同步、位同步、相干解調(diào)、信號跟蹤、頻率選擇等方面發(fā)揮著重要作用，已成為數(shù)字調(diào)制／解調(diào)，數(shù)字上變頻／下變頻中不可缺少的核心器件。接收機為了提取載波，普遍采用平方環(huán)法和科斯塔斯環(huán)法，其中平方環(huán)以其電路結(jié)構(gòu)簡單而得到了廣泛應(yīng)用。

平方環(huán)的基本原理為：首先將輸入信號進行平方操作，這樣就消除了信息符號的影響；接著平方操作的結(jié)果與數(shù)字控制振蕩器（NCO）的輸出進行乘法操作，乘法輸出再進行低通濾波，濾除高頻分量，得到低頻或直流信號，低通濾波的輸出即低頻或直流信號送給環(huán)路濾波器，環(huán)路濾波器的輸出送NCO，環(huán)路濾波器調(diào)整NCO的輸出以使低通濾波的輸出為直流信號，此時即實現(xiàn)了對傳輸信號載頻的提取。低通濾波器的輸出即為包含原始信息且去掉載頻的信號。具體實現(xiàn)流程框圖如圖1所示。

圖1　平方環(huán)實現(xiàn)框圖

以上介紹了平方環(huán)的基本實現(xiàn)原理，下面對其進行公示推導(dǎo)：

假如輸入信號為：

當(dāng)ω = ω0時，低通濾波器得到直流信號，即包含原始信息且去掉載頻的信號，再經(jīng)歸一化即得到原始信息。

由以上分析可知，平方環(huán)的處理過程完全去掉了信息符號的影響，但是NCO的輸出不是真實的載波頻率，而是真實載波頻率的兩倍，要得到真實的載頻，則需要把NCO的輸出進行2分頻即可得到。

2.FPGA實現(xiàn)

FPGA是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路出現(xiàn)，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。它以硬件描述語言（Verilog或VHDL）完成電路的設(shè)計，經(jīng)過簡單的綜合、布局，快速的燒寫到 FPGA 上進行測試，是IC設(shè)計驗證的主流技術(shù)。能夠?qū)崿F(xiàn)一些基本的邏輯門電路（如AND、OR、XOR、NOT）或者更復(fù)雜的組合電路（比解碼器或數(shù)學(xué)方程式）。內(nèi)部具有豐富的邏輯資源，如可編程輸入輸出單元、可配置邏輯塊、數(shù)字時鐘管理模塊、嵌入式塊RAM、豐富的布線資源、底層內(nèi)嵌功能單元、內(nèi)嵌專用硬核等。

FPGA選擇使用Xilinx公司的Virtex-5系列的XC5VSX50T。Virtex-5系列FPGA是全球首款采用65nm工藝且基于創(chuàng)新的Express Fabric架構(gòu)。它采用先進的第二代ASMBL(Advanced silicon modular block-高級硅片組合模塊)架構(gòu)。和以往產(chǎn)品相比，性能穩(wěn)定提升35%，動態(tài)功耗降低35%，面積縮小45%。而本次選擇的Virtex-5系列中XC5VSX50T主要針對的是信號處理方面的應(yīng)用，該型號的FPGA資源情況見下表1。

表1　Xilinx Virtex-5 FPGA XC5VSX50T資源分布表

XC5VSX50T內(nèi)嵌的RocketIO GTP收發(fā)器模塊可實現(xiàn)100Mbit/s-3.75Gbit/s范圍內(nèi)數(shù)據(jù)穩(wěn)定傳輸，為信號預(yù)處理后向通用信號處理板傳輸?shù)母咚冁溌吩O(shè)計提供了方便；該芯片內(nèi)含6個CMT模塊，每個CMT模塊包含2個DCM和1個PLL，為復(fù)雜的時鐘網(wǎng)絡(luò)設(shè)計提供了方便；同時，780Kbit的分布式RAM與4752Kbit的Block RAM為設(shè)計提供了足夠的緩存空間；8160個Slices和550MHz的工作時鐘頻率為高速處理的邏輯控制提供了保障。內(nèi)部高達288個DSP48乘法器，是信號處理的強大硬件支撐。FPGA在本設(shè)計中承擔(dān)最主要的信號處理工作，主要原因就是借助了該FPGA高速、強大的運算能力。

在FPGA之內(nèi)，平方操作和乘法操作都采用FPGA內(nèi)的乘法IP核實現(xiàn)；低通濾波器采用FPGA內(nèi)的濾波器IP核實現(xiàn)，濾波系數(shù)經(jīng)過MATLAB的FDATOOL工具產(chǎn)生，低通濾波器的帶寬與傳輸信號的多普勒頻移有關(guān)，多普勒頻移越大則帶寬越大。環(huán)路濾波器采用比例積分的形式實現(xiàn)，采用FPGA語句實現(xiàn)，即Verilog語言實現(xiàn)[2]～[6]，具體如下：

其中，t1為積分支路，t2為比例支路, fir_out為低通濾波器的輸出。總的來說t1和t2越小，跟蹤所需時間越長，抗噪聲性能越好；t1和t2越大，跟蹤所需時間越短，抗噪聲性能越差。

NCO采用FPGA之內(nèi)的可編程DDS核實現(xiàn)。它是一個數(shù)字與頻率的變換裝置，簡單來說就是輸入相應(yīng)的控制字字，輸出對應(yīng)頻率的單頻信號。數(shù)控振蕩器主要由三部分組成：相位累加器、數(shù)字轉(zhuǎn)換器、正弦查找表。Xilinx公司FPGA提供免費的DDS的IP核，直接調(diào)用該IP核即可使用，其內(nèi)部結(jié)構(gòu)圖如圖2所示。

圖2中的PINC和POFF是兩個最主要的寄存器。PINC可輸入相位累加值，POFF輸入相位偏移值。主要用到的是PINC（相位累加值）寄存器。給PINC寄存器中輸入相應(yīng)的值，就能得到相應(yīng)的頻率值。

圖2　DDS IP核內(nèi)部結(jié)構(gòu)圖

FPGA代碼實現(xiàn)后，用MATLAB產(chǎn)生測試信號，輸入FPGA，得到跟蹤濾波器的輸出如圖3所示：

圖3　載波提取環(huán)路濾波器輸出過程

其中，在信噪比為20dB時測試的當(dāng)載波能夠正常提取的截圖，從圖中能夠看出，解調(diào)過程是一個從不穩(wěn)定到穩(wěn)定的過程，輸入信號得到了正確的解調(diào)。

3.結(jié)論

本文首先介紹了平方環(huán)的工作原理以及進行了公式推導(dǎo)，在理論基礎(chǔ)上驗證了平方環(huán)消除了符號的影響，得到了正確的檢測。最后在FPGA上實現(xiàn)程序的實現(xiàn)，并通過MATLAB產(chǎn)生輸入信號測試代碼的正確性，達到了目的，取得了較好的效果。

[1]楊小牛,樓才義,徐建良.軟件無線電技術(shù)與應(yīng)用(第二版)[M].北京:北京理工大學(xué)出版社,2014.

[2]杜勇.業(yè)出版社,2014.

[3]杜勇.數(shù)字通信同步技術(shù)的MATLAB與FPGA實現(xiàn)[M].北京:電子工業(yè)出版社,2013.

[4]杜勇.數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn)[M].北京:電子工業(yè)出版社,2014.

[5]田耘,徐文波.Xilinx FPGA 開發(fā)實用教程[M].北京:清華大學(xué)出版社,2008.

[6]XILINX.LogiCORE IP CORDIC v4.0 [EB].http://www.xilinx.com.2011.3.