陳 誠(chéng)，陳 龍，肖艷梅

（1.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無(wú)錫 214035；2.江南大學(xué)物聯(lián)網(wǎng)學(xué)院，江蘇無(wú)錫 214062）

1 概述

現(xiàn)場(chǎng)可編程集成電路FPGA是在信息產(chǎn)業(yè)中硬件、軟件和系統(tǒng)集成三位一體、不可取代的高端處理芯片，可通過(guò)軟件編程實(shí)現(xiàn)不同的硬件功能，具有超強(qiáng)的靈活性，可實(shí)現(xiàn)各領(lǐng)域邏輯控制、信號(hào)處理、數(shù)據(jù)運(yùn)算等功能，對(duì)電子信息系統(tǒng)的先進(jìn)性、安全性、可靠性等起著決定性作用。

對(duì)于FPGA等較大規(guī)?；蚬苣_數(shù)多的器件，在測(cè)試時(shí)需要選擇支持多通道數(shù)和更大向量深度的測(cè)試系統(tǒng)。泰瑞達(dá)公司的UltraFlex測(cè)試系統(tǒng)是用于高性能數(shù)字和片上系統(tǒng)的測(cè)試解決方案，適用于200 MHz以上高速度、高精度、高性能和多site測(cè)試。

2 FPGA測(cè)試原理

在UltraFlex測(cè)試機(jī)上對(duì)FPGA進(jìn)行測(cè)試主要分為3個(gè)步驟：首先，通過(guò)測(cè)試系統(tǒng)將測(cè)試向量配置進(jìn)FPGA，在配置FPGA的過(guò)程中，測(cè)試向量為時(shí)序控制器提供了配置文件存儲(chǔ)器的片選信號(hào)和頁(yè)選信號(hào)，并為FPGA提供了配置模式選擇信號(hào)和編程信號(hào)；其次，測(cè)試系統(tǒng)為FPGA提供激勵(lì)信號(hào)；最終，通過(guò)檢測(cè)器件的響應(yīng)信號(hào)和理想情況進(jìn)行比較，判斷FPGA的功能和性能。這一系列測(cè)試過(guò)程的正常運(yùn)行需要依賴(lài)于FPGA和自動(dòng)測(cè)試系統(tǒng)連接的DUT板?；驹砜驁D如圖1所示。

圖1 測(cè)試系統(tǒng)連接圖

3 補(bǔ)償方案

3.1 補(bǔ)償方案原理

在對(duì)FPGA進(jìn)行測(cè)試的過(guò)程中，由于FPGA電路引腳數(shù)量多、驅(qū)動(dòng)電流大，所以對(duì)測(cè)試設(shè)備的直流參數(shù)測(cè)試能力提出了更高的要求。例如Xilinx公司的V4/V5系列FPGA的IO端口數(shù)量可達(dá)上千個(gè)，并且此系列FPGA支持LVTTL/LVCMOS/HSTL/SSTL/PCI等三十多種直流參數(shù)電平。其中在HSTL_IV_1.5 V和HSTL_IV_1.8 V電平模式下對(duì)直流參數(shù)進(jìn)行測(cè)試時(shí)，需要滿足每個(gè)IO端口為48 mA的驅(qū)動(dòng)要求。在GTLP電平模式下對(duì)直流參數(shù)進(jìn)行測(cè)試時(shí)，需要滿足每個(gè)IO端口為36 mA的驅(qū)動(dòng)要求。

由于V4/V5系列FPGA的BGA封裝引腳數(shù)較多，插座與DUT板多采用pogopin精密連接器的方式進(jìn)行連接，此種連接方式不可避免地會(huì)使得彈簧針與測(cè)試板PAD接觸時(shí)引入通路電阻的問(wèn)題，并且基于對(duì)測(cè)試成本和測(cè)試時(shí)效性的考慮，現(xiàn)在UltraFlex測(cè)試多采用子母板方案，子母板使用的100 pin高頻接插件也會(huì)引入一部分通路電阻。在測(cè)試驅(qū)動(dòng)電流較小的直流參數(shù)時(shí)，這些通路電阻對(duì)測(cè)試輸出高低電平的影響不明顯，但也影響了測(cè)試結(jié)果的精確性。在測(cè)試驅(qū)動(dòng)電流為36 mA和48 mA等非常大的直流參數(shù)時(shí)，這些通用電阻對(duì)輸出高低電平會(huì)產(chǎn)生較大的誤差，嚴(yán)重時(shí)甚至?xí)乖痉弦?guī)范的直流參數(shù)超出規(guī)范上下限，從而導(dǎo)致測(cè)試失效。由于測(cè)試硬件環(huán)境不可避免地引入了通路電阻，因此在測(cè)試大電流負(fù)載直流參數(shù)時(shí)需要對(duì)這些通路電阻進(jìn)行修正，從而消除這部分電阻引入的測(cè)試誤差。

3.2 自帶模板介紹

在對(duì)IC電路的直流參數(shù)進(jìn)行測(cè)試時(shí)，一般使用UltraFlex的IG-XL測(cè)試軟件自帶的PPMU模板。由于泰瑞達(dá)公司提供用戶使用的PPMU模板是固定格式的模板，因此無(wú)法在此模板上對(duì)通路電阻引入的誤差進(jìn)行修正，PPMU模板界面圖如圖2所示。

圖2 IG-XL PPMU測(cè)試界面圖

3.3 改進(jìn)模板介紹

針對(duì)通路電阻引入的誤差問(wèn)題，本文提出一個(gè)自主編寫(xiě)改進(jìn)模板的辦法，可以修正通路電阻引入的誤差。

改進(jìn)模板是在泰瑞達(dá)IG-XL的PPMU模板的基礎(chǔ)上進(jìn)行編寫(xiě)。泰瑞達(dá)IG-XL的PPMU模板有很多可供選擇調(diào)試的功能，在測(cè)試FPGA的過(guò)程中有一些調(diào)試功能是多余的，改進(jìn)模板去除了PPMU模板中的多余調(diào)試功能，只編寫(xiě)了我們所需要的調(diào)試功能。改進(jìn)模板包括測(cè)試引腳、測(cè)試預(yù)加載向量、預(yù)加載向量起始位置、預(yù)加載向量停止位置、檢查PAT正確性、測(cè)試電流值和測(cè)試電流量程范圍等。同時(shí)，為了提供程序編寫(xiě)的便利性，原本需要在flowtable中單獨(dú)填寫(xiě)的參數(shù)值測(cè)試上下限也集成到了改進(jìn)模板中。

在測(cè)試VOH時(shí)，負(fù)載電流IL的方向是由電路引腳流出外部，在測(cè)試機(jī)軟件中以負(fù)值標(biāo)注，此時(shí)IL＜0，因此乘測(cè)試通路電阻RB后計(jì)算出的通路壓降ΔV＜0。在測(cè)試VOL時(shí)，負(fù)載電流IL的方向是由外部向電路引腳流入，在測(cè)試機(jī)軟件中以正值標(biāo)注，此時(shí)IL＞0，因此乘測(cè)試通路電阻RB后計(jì)算出的通路壓降ΔV＞0：

測(cè)試VOH高電平驅(qū)動(dòng)時(shí)，測(cè)試通路電阻RB帶來(lái)的誤差會(huì)使得修正前VOH測(cè)試值VOHP偏低，若想要消除這部分誤差，應(yīng)該加上通路壓降ΔV得到修正后VOH的測(cè)試值VOHT。而此時(shí)通路壓降ΔV＜0，使用修正前測(cè)試值減去通路壓降ΔV（此時(shí)為負(fù)值）即可達(dá)到加上通路電阻壓降的效果。

測(cè)試VOH低電平驅(qū)動(dòng)時(shí)，測(cè)試通路電阻RB帶來(lái)的誤差會(huì)使得修正前VOL的測(cè)試值VOLP偏高，若想要消除這部分誤差，應(yīng)該減去通路壓降ΔV得到修正后VOL的測(cè)試值VOLT。而此時(shí)通路壓降ΔV＞0，使用修正前的測(cè)試值減去通路壓降ΔV（此時(shí)為正值）即可達(dá)到減去通路電阻壓降的效果：

通路電阻阻值采用實(shí)際測(cè)量子板插座引腳到母板底部之間電阻的方式得到，經(jīng)過(guò)實(shí)測(cè)確定通路電阻阻值約為2～4 Ω，改進(jìn)模板選擇3 Ω進(jìn)行修正。

本文使用VB語(yǔ)言編程將以上通路電阻壓降消除原理進(jìn)行了實(shí)現(xiàn)，流程圖如圖3所示。

圖3 程序流程圖

以下是改進(jìn)模板的VB代碼，改進(jìn)模板測(cè)試界面圖如圖4所示。

圖4 改進(jìn)模板測(cè)試界面圖

4 測(cè)試實(shí)例

為了驗(yàn)證該VBT改進(jìn)模板的使用效果，本文以Xilinx公司Virtex-4系列FPGA中的XC4VSX25為例，在HSTL_IV電平模式下對(duì)封裝為BGA668的XC4VSX25進(jìn)行直流參數(shù)測(cè)試，測(cè)試條件為負(fù)載電流48 mA。

使用IG-XL自帶PPMU直流參數(shù)測(cè)試模板測(cè)試時(shí)發(fā)現(xiàn)幾十個(gè)引腳超標(biāo)失效，測(cè)試值與實(shí)裝板驗(yàn)證值不一致，測(cè)試結(jié)果明顯不正常，測(cè)試結(jié)果受到通路電阻帶來(lái)的壓降影響很大。實(shí)驗(yàn)數(shù)據(jù)如圖5所示。

圖5 PPMU模板測(cè)試數(shù)據(jù)

使用我們編寫(xiě)的帶阻值修正的VBT模板的測(cè)試效果顯示，所有引腳正常通過(guò)，測(cè)試值與實(shí)裝板驗(yàn)證值一致，測(cè)試結(jié)果正常，改進(jìn)模板對(duì)于修正引入電阻帶來(lái)的誤差具有很好的效果，實(shí)驗(yàn)數(shù)據(jù)如圖6所示。此改進(jìn)模板不僅可以應(yīng)用到FPGA的測(cè)試中，也可以應(yīng)用在其他類(lèi)型的集成電路測(cè)試中。

圖6 改進(jìn)模板測(cè)試數(shù)據(jù)

5 結(jié)束語(yǔ)

本文主要敘述了在測(cè)試FPGA過(guò)程中不可避免產(chǎn)生引入電阻和消除引入電阻的原理，在泰瑞達(dá)IG-XL的PPMU模板基礎(chǔ)上自主編寫(xiě)了一種改進(jìn)模板來(lái)消除引入電阻對(duì)測(cè)試結(jié)果的影響。在對(duì)FPGA的實(shí)際測(cè)試應(yīng)用中，該改進(jìn)模板可以大大提高對(duì)于FPGA直流參數(shù)測(cè)試的準(zhǔn)確性，同時(shí)對(duì)其他類(lèi)型的電路測(cè)試也有借鑒作用。

[1]孟憲元.可編程ASIC集成數(shù)字系統(tǒng)[M].北京：電子工業(yè)出版社，1998.

[2]Xilinx.Using Serial Vector Format Files to Program XC9500/XL/XV Devices In-System[P].XAPP067,2002.

[3]Xilinx.利用嵌入式微控制器實(shí)現(xiàn)Xilinx在系統(tǒng)編程[P].XAPP058,2007.

[4]Xilinx.The Programmable Logic Data Book[M].1999.