向 璐，陳洪雷，蘇蘭娟

（杭州士蘭集成電路有限公司，杭州 310018）

1 背景介紹

1986年，意法半導(dǎo)體(ST)公司率先研制出BCD(Bipolar-CMOS-DMOS)工藝技術(shù)，將Bipolar模擬電路、CMOS數(shù)字控制電路和高壓大功率DMOS器件集成于一體[1]，BCD具有系統(tǒng)內(nèi)部互連少、穩(wěn)定性和可靠性高、功耗低、電路間電磁干擾少、電路體積小和重量輕等優(yōu)點(diǎn)，有效降低了總成本，表現(xiàn)出了極好的綜合性能。采用高壓BCD工藝技術(shù)制造的電路產(chǎn)品，已廣泛應(yīng)用在電機(jī)驅(qū)動(dòng)、電源管理、工業(yè)控制和汽車(chē)電子等領(lǐng)域，市場(chǎng)規(guī)模逐年大幅度增加，成為國(guó)內(nèi)外集成電路制造企業(yè)的重點(diǎn)研發(fā)方向。

本文研制的一款0.8 μm高壓BCD電路，中測(cè)成品率有12%的漏電失效，中測(cè)成品率MAP圖如圖1所示。失效管芯片內(nèi)分布零散，針對(duì)該問(wèn)題，通過(guò)電路失效分析確定了漏電失效位置，圖2是電路漏電失效斷面的掃描電子顯微鏡(SEM)照片。可以看出，失效處介質(zhì)2的前層臺(tái)階高度是金屬1的厚度和金屬1過(guò)刻量之和750 nm，需填充的間隙寬度是金屬1的間距1.8 μm。經(jīng)過(guò)IMD平坦化工藝后的臺(tái)階高度是490 nm，平坦化效果不佳，造成其上的金屬2殘留短路，導(dǎo)致了電路漏電失效。此外，在殘留的金屬2下方IMD沒(méi)有完全填充，存在空洞。

因此，解決該電路漏電失效的根本在于優(yōu)化IMD的平坦化工藝，消除介質(zhì)層中的空洞，提升各間距尺寸金屬1處的平坦化效果，杜絕金屬2殘留短路。

圖1 中測(cè)成品率MAP圖

圖2 電路漏電失效SEM圖

2 介質(zhì)2平坦化工藝流程

0.8 μm高壓BCD電路的后道布線是兩層金屬，其IMD平坦化采用的是SOG(spin-on-glass)局部平坦化技術(shù)，工藝流程如圖3所示。在電路前道器件制造完成后，進(jìn)入后道互連布線。

后道互連的工藝過(guò)程如下：（1）介質(zhì) 1 ILD（Inter-Layer Dielectric）完成淀積和平坦化工序，將電路器件和互連布線的金屬層隔離開(kāi)；（2）器件的各引出端口通過(guò)接觸孔光刻和刻蝕開(kāi)出窗口；（3）淀積、光刻和刻蝕第一層金屬ALSICU，使金屬1填充到每個(gè)接觸孔內(nèi)，并通過(guò)布圖將器件端口互連；（4）淀積和平坦化介質(zhì) 2 IMD（Inter-Metal Dielectric），將兩層金屬隔離開(kāi)；（5）通孔光刻和刻蝕開(kāi)出金屬間的互連窗口；（6）淀積、光刻和刻蝕第二層金屬ALSICU，使金屬2填充到每個(gè)通孔內(nèi)，并通過(guò)布圖將金屬1互連；（7）淀積、光刻和刻蝕鈍化層，將電路用鈍化層保護(hù)起來(lái)，并開(kāi)出電路引線孔。

上述工藝流程中的IMD淀積和平坦化是本文的重點(diǎn)改善內(nèi)容，因采用了SOG局部平坦化工藝，其膜層為三明治夾心結(jié)構(gòu)，SOG夾在上下層SiO2中，確保SOG材料不受外界影響，保持其性能穩(wěn)定。介質(zhì)2淀積和平坦化工藝流程如下：（1）淀積第一層SiO2；（2）SOG涂布，將液態(tài)的SOG材料均勻涂布在圓片表面；（3）SOG回流，在一定溫度下釋放SOG溶劑，將SOG固化；（4）SOG回刻，將金屬1上方的SOG刻蝕干凈，確保開(kāi)通孔的介質(zhì)2內(nèi)沒(méi)有SOG，避免通孔中毒問(wèn)題[2]；保留間隙內(nèi)的SOG材料，起到局部平坦化的作用；（5）淀積第二層 SiO2。

圖3 后道流程及IMD工藝流程

3 介質(zhì)平坦化量化標(biāo)準(zhǔn)

介質(zhì)平坦化工藝隨著技術(shù)的推進(jìn)，經(jīng)歷了未平坦化、平滑處理、部分平坦化、局部平坦化、全局平坦化的發(fā)展過(guò)程，其平坦化效果如圖4所示。

圖4 介質(zhì)平坦化效果示意圖

介質(zhì)平坦化的量化指標(biāo)一般采用平坦化因子β表征[3]，其計(jì)算公式為：

其中，ti表示前層臺(tái)階高度，tf表示平坦化工藝后的臺(tái)階高度，具體參見(jiàn)圖4。因此，β的含義是平坦化工藝后臺(tái)階高度的改善程度。在完全平坦化的工藝中β為1，而沒(méi)有平坦化效果的β為0。

圖5[4]是SOG局部平坦化工藝的實(shí)驗(yàn)數(shù)據(jù)。可以看出，對(duì)于相同的前層臺(tái)階高度，SOG三明治結(jié)構(gòu)各層不同膜厚條件下，隨著前層間距尺寸的增加，平坦化因子逐漸變小，平坦化效果越來(lái)越差。

0.8 μm高壓BCD電路漏電失效點(diǎn)的前層金屬1間距是1.8 μm，平坦化因子是0.35。在IMD SOG平坦化工藝改善過(guò)程中，全面評(píng)估各種間距尺寸的平坦化因子，并將平坦化因子提升到0.70以上。

圖5 在不同工藝條件下SOG平坦化因子隨間距尺寸的變化

4 實(shí)驗(yàn)過(guò)程

4.1 實(shí)驗(yàn)一

IMD SOG平坦化工藝第一層是淀積950 nm的SiO2，當(dāng)金屬1間距為1.8 μm時(shí)，金屬1側(cè)面的SiO2在淀積過(guò)程中向中間匯合，金屬1肩膀上的介質(zhì)會(huì)先于側(cè)壁相連，這樣會(huì)在介質(zhì)中留下空洞，后續(xù)的SOG也填充不進(jìn)，造成電路可靠性隱患，如圖6所示。這就解釋了圖2介質(zhì)空洞產(chǎn)生的原因。減薄第一層SiO2的厚度，可避免金屬1肩膀上的介質(zhì)閉合，消除介質(zhì)空洞，讓SOG完全填充；同時(shí)減薄后的SiO2要有一定厚度，在SOG回刻時(shí)保護(hù)下層金屬不受損傷。

圖6 介質(zhì)空洞產(chǎn)生過(guò)程

0.8 μm高壓BCD電路設(shè)計(jì)規(guī)則中金屬1的最小間距是1 μm，因此第一層SiO2的厚度應(yīng)小于500 nm；同時(shí)考慮到對(duì)下層金屬的保護(hù)，最終選擇了330 nm作為第一層SiO2的厚度。為保持介質(zhì)2厚度不變，加厚了最后一層SiO2，流程對(duì)比如表1所示。

優(yōu)化流程一的平坦化SEM圖片如圖7所示。金屬1間距1.1 μm的前層臺(tái)階有小場(chǎng)氧、金屬1厚度及金屬1過(guò)刻量；金屬1間距1.5 μm的前層臺(tái)階有多晶1厚度、金屬1厚度及金屬1過(guò)刻量；金屬1間距2 μm的前層臺(tái)階有金屬1厚度及金屬1過(guò)刻量。在1.1～2 μm的金屬1間距下，不同的前層臺(tái)階條件下介質(zhì)2均完全填充。

表1 優(yōu)化流程對(duì)比

圖7 實(shí)驗(yàn)一介質(zhì)2平坦化效果的SEM圖

優(yōu)化流程一的平坦化因子β對(duì)比情況示于圖8。金屬1大尺寸間距下β可由0.35改善到0.55。雖然β的實(shí)驗(yàn)結(jié)果沒(méi)有達(dá)到目標(biāo)值0.70以上，但實(shí)現(xiàn)了SOG完全填充，后續(xù)實(shí)驗(yàn)繼續(xù)在此基礎(chǔ)上進(jìn)行優(yōu)化。

圖8 實(shí)驗(yàn)一平坦化因子改善對(duì)比

4.2 實(shí)驗(yàn)二

在實(shí)驗(yàn)一的基礎(chǔ)上，調(diào)整SOG回刻選擇比。SOG回刻選擇比指相同時(shí)間內(nèi)刻蝕SOG的膜厚和刻蝕SiO2的膜厚的比值，該選擇比越小表示SOG腐蝕量越小，SiO2腐蝕量越大。適當(dāng)降低回刻選擇比可以減少金屬1大間距處的SOG損失量，達(dá)到平坦的效果。

降低SOG回刻選擇比的平坦化效果如圖9所示。在相同的前層臺(tái)階和同一金屬1間距 (1.5 μm)下，SOG回刻選擇比為1時(shí)，β=0.54；SOG回刻選擇比為0.8 時(shí)，β=0.64；SOG 回刻選擇比為 0.5 時(shí)，β=0.76?？梢?jiàn)，降低SOG回刻選擇比可以大幅提高平坦化效果。但是，回刻選擇比為0.8和0.5時(shí)，大塊金屬1上SOG刻蝕不凈，不利于通孔接觸電阻的穩(wěn)定。因此，純粹通過(guò)降低SOG回刻選擇比來(lái)優(yōu)化介質(zhì)2的平坦化是行不通的。

圖9 降低SOG回刻選擇比的平坦化效果

4.3 實(shí)驗(yàn)三

4.3.1 SOG二次平坦化優(yōu)化

觀察金屬1間距處的平坦化情況，可發(fā)現(xiàn)均是SOG回刻后留下的臺(tái)階偏大導(dǎo)致平坦化不佳。由于單項(xiàng)的調(diào)試優(yōu)化程度有限，本文從工藝集成的角度開(kāi)發(fā)了二次平坦化流程：在實(shí)驗(yàn)一的基礎(chǔ)上，介質(zhì)2做兩次SOG平坦化，讓第二次的SOG填滿(mǎn)第一次SOG回刻留下的臺(tái)階，獲得更佳的平坦化效果。因?yàn)樵黾恿艘粚覵iO2淀積，為了保持最終介質(zhì)2的厚度，減薄了最后一層SiO2的厚度，流程對(duì)比示于表2。

表2 介質(zhì)2二次平坦化流程對(duì)比

二次平坦化的SEM照片如圖10所示，金屬1間距從1～2 μm變化時(shí)，介質(zhì)2表面已經(jīng)接近平整，且完全填充。

圖10 二次平坦化SEM圖

SOG二次平坦化后，金屬1間距從1～2 μm變化時(shí)，其平坦化因子均大于0.90，優(yōu)化效果非常明顯，對(duì)比情況如圖11所示。

優(yōu)化后電路的中測(cè)良率提升到97%，并通過(guò)了電路認(rèn)證。

圖11 二次平坦化優(yōu)化對(duì)比

4.3.2 SOG二次平坦化評(píng)估

（1）成本評(píng)估：對(duì)二次平坦化工藝新增的一段SOG工序做成本評(píng)估，結(jié)果是新增成本可接受。

（2）工藝窗口確認(rèn)：拉偏SOG回刻量±15%，介質(zhì)2平坦化因子大于0.7，電性參數(shù)沒(méi)有明顯變化，電路中測(cè)良率達(dá)到97%，電路成測(cè)、可靠性考核及應(yīng)用結(jié)果均合格。

5 總結(jié)

0.8 μm高壓BCD工藝電路中測(cè)成品率有12%是漏電失效，失效管芯在圓片上分布零散。失效分析發(fā)現(xiàn)其根本原因是介質(zhì)2平坦化不良，造成金屬2殘留短路，導(dǎo)致電路漏電失效。通過(guò)減薄介質(zhì)2 SOG第一層SiO2的厚度，解決了介質(zhì)空洞問(wèn)題，實(shí)現(xiàn)了介質(zhì)層的完全填充；在此基礎(chǔ)上開(kāi)發(fā)了二次平坦化工藝，將介質(zhì)2平坦化因子β由0.35提升到大于0.90，杜絕了由平坦化不良導(dǎo)致的金屬2短路漏電，將電路的中測(cè)成品率提升到97%，并通過(guò)了電路認(rèn)證。

[1]A Andreini,C Contiero,P Galbiati.A new integrated silicon gate technology combining bipolar linear,CMOS logic,and DMOS power parts[J].IEEE Transactions on Electron Devices,1986,33(12):2025-2030.

[2]李紅征,陳海峰,郭晶磊.SOG局部平坦化技術(shù)研究[J].電子與封裝,2012,12(5):17-20.

[3]Michael Quirk，Julian Serda.半導(dǎo)體制造技術(shù)[M].韓鄭生，等譯.北京:電子工業(yè)出版社,2015.

[4]寇春梅,李洪霞.0.5 μm CMOS后段平坦化工藝優(yōu)化[J].電子與封裝,2012,12(6):35-38.