張恩陽，黃 勇，孟令鋒，代高強(qiáng)

（四川長虹電器股份有限公司，四川 綿陽 621000）

1 引言

SOI(絕緣體上硅)以其良好的高壓隔離能力、降低寄生晶體管效應(yīng)、降低芯片面積等優(yōu)點(diǎn)廣泛應(yīng)用在智能功率集成電路中[1～3]。SOI工藝的LIGBT（橫向絕緣柵雙極晶體管）和PLDMOS（P型橫向雙擴(kuò)散金屬氧化物）器件在功率芯片中作為電平位移級(jí)和輸出級(jí)器件得到廣泛應(yīng)用[4]，其優(yōu)點(diǎn)在于多通道輸出條件下利用槽隔離和埋氧層容易在有限面積內(nèi)實(shí)現(xiàn)器件隔離，同時(shí)能夠與傳統(tǒng)CDMOS工藝集成，實(shí)現(xiàn)高低壓器件共享一套工藝。本文通過研究共享工藝流程，實(shí)現(xiàn)了將LIGBT的Buffer阱進(jìn)行復(fù)用，以實(shí)現(xiàn)更經(jīng)濟(jì)的器件，同時(shí)保留了原有器件的性能。

2 器件結(jié)構(gòu)與分析

如圖1所示為傳統(tǒng)高低壓器件的實(shí)現(xiàn)工藝剖面圖。N well阱形成低壓PMOS器件的body區(qū)，同時(shí)形成PLDMOS器件的溝道區(qū)。P body用來形成LIGBT和NLDMOS器件的溝道區(qū)。N buffer和P buffer獨(dú)立圍繞在LIGBT和PLDMOS源極的Buffer阱。Ln和Lp分別代表場氧區(qū)與Buffer區(qū)的重疊尺寸。

圖1 傳統(tǒng)SOI工藝剖面圖

基于N型SOI材料，注入和工藝短流程被用來測試結(jié)深，試驗(yàn)結(jié)果顯示類型和結(jié)深類似的阱有可能實(shí)現(xiàn)共用。N well阱與N buffer阱特性類似，P body阱與P buffer阱特性類似，試驗(yàn)結(jié)果如表1所示。

表1 工藝短流程試驗(yàn)結(jié)果

為了更好地驗(yàn)證共享Buffer的可能性，在N型SOI材料上制作了LIGBT和PLDMOS器件，材料電阻率為5 Ω·cm，并且通過2D模擬軟件進(jìn)行性能仿真。如圖2所示為本文所研究的器件3D模型圖，使用0.5 μm高壓CDMOS改良工藝。主要參數(shù)如下：頂層硅厚度為11 μm，埋氧層厚度為1 μm。LIGBT的柵氧化層為15 nm，器件長度為35 μm；PLDMOS的厚柵氧層厚度為800 nm，器件長度為26.5 μm。

圖2 LIGBT和PLDMOS 3D模型圖

只有物理上的類似顯然不夠，Buffer層對器件特性的影響需要進(jìn)行分析和實(shí)驗(yàn)驗(yàn)證。對于LIGBT，N buffer層能提高輸出阻抗，減少反向漏電流，避免出現(xiàn)穿通擊穿，在有限長度下提高耐壓。對于PLDMOS，P buffer層可以調(diào)節(jié)表面電場分布，降低P+區(qū)的尖峰電場，降低電流線密集度，降低漏極電子和空穴復(fù)合率。

圖3 不同注入濃度和L n尺寸的關(guān)態(tài)耐壓和開態(tài)電流

如圖3所示為不同Ln條件下LIGBT的關(guān)態(tài)耐壓和飽和電流的測試結(jié)果。整體上看，隨著Ln的增加，器件關(guān)態(tài)耐壓在降低。在這種情況下，穿通擊穿不是主要的原因，隨著摻雜濃度的提高，Buffer層的耗盡更為困難，在場板下方的等勢線變得足夠密集使得擊穿點(diǎn)產(chǎn)生在器件體內(nèi)。隨著Ln的增加，漂移區(qū)等效地被縮短，這導(dǎo)致了關(guān)態(tài)耐壓的降低。開態(tài)電流方面，關(guān)態(tài)耐壓大于200 V且摻雜濃度小于2.5×1013cm-2時(shí)，隨著Buffer濃度的增加電流在增加，主要原因是橫向擴(kuò)散增加，等效于降低了漂移區(qū)的長度，降低了開態(tài)電阻，隨著Buffer濃度的繼續(xù)增加，電流出現(xiàn)降低，這是因?yàn)樵黾拥臐舛冉档土寺O的電子空穴注入復(fù)合效率，所以最優(yōu)值被選擇為2.5×1013cm-2。

與LIGBT器件類似，在PLDMOS器件中，隨著Lp參數(shù)的增加，PLDMOS的關(guān)態(tài)耐壓減少，并且開態(tài)電流增加，就需要選擇一個(gè)折中的參數(shù)值。在摻雜濃度方面，如圖4所示，P buffer的濃度越高，在P buffer附近在強(qiáng)電場作用下電子空穴對的電離率就會(huì)增加，這會(huì)導(dǎo)致關(guān)態(tài)耐壓的下降，最終優(yōu)化后的值為4×1012cm-2。

圖4 不同注入濃度和L p的關(guān)態(tài)耐壓和開態(tài)電流

圖5 共享Buffer的LIGBT關(guān)態(tài)耐壓表面電場

如圖5所示為本文中研究的共享Buffer的LIGBT與傳統(tǒng)LIGBT在關(guān)態(tài)耐壓仿真條件下的表面電場分布，在使用N well替換掉N buffer后表面電場分布出現(xiàn)了明顯不同，但通過調(diào)整新的Buffer尺寸后，優(yōu)化后的電場分布與原有器件可以做到接近一致。

圖6 不同Buffer的LIGBT開態(tài)特性曲線

如圖6所示為N buffer和N well分別作為Buffer層時(shí)變現(xiàn)出來的不同開態(tài)特性，隨著N buffer濃度的降低，開態(tài)耐壓顯著降低，這是由于復(fù)合率降低導(dǎo)致，增加了空穴注入效率，使得飽和電流增加，提高了電流密度。通過增加Ln尺寸，復(fù)合率得以補(bǔ)償，耐壓重新得到提升，與此同時(shí)電流能力也相應(yīng)下降。

圖7 共享Buffer的LIGBT開態(tài)表面電場

盡管Buffer區(qū)域圍繞在漏極附近，但是它能夠影響到器件表面整個(gè)電場的分布，如圖7所示為LIGBT在VDS從0 V到200 V掃描過程中的表面電場分布曲線?？梢钥吹?，共享Buffer以后的器件甚至引入了第二尖峰電場，但是這可以通過優(yōu)化版圖來進(jìn)行調(diào)整。

柵極場板同樣對電場的分布有明顯的影響，通過優(yōu)化柵極場板的長度，由于共享Buffer導(dǎo)致的開態(tài)耐壓降低可以得到補(bǔ)償，如圖8所示。

圖8 不同柵場板LIGBT開態(tài)仿真曲線

圖9實(shí)際流片的版圖

圖9 所示為實(shí)際流片后的LIGBT和PLDMOS器件，其中G08為本次測試用的LIGBT，P86為本次測試用的PLDMOS。

圖10共享Buffer LIGBT耐壓測試結(jié)果

圖10 為實(shí)際測試得到的不同共享Buffer寬度的LIGBT關(guān)態(tài)和開態(tài)耐壓特性。從圖中可以看出在不增加器件總長度的情況下，通過優(yōu)化共享Buffer區(qū)的寬度 N well為 5 μm時(shí)，LIGBT的關(guān)態(tài)耐壓與傳統(tǒng)LIGBT器件相當(dāng)，并且在開態(tài)耐壓上有所提升。

3 結(jié)論

本文介紹了一種基于共享Buffer技術(shù)實(shí)現(xiàn)低成本LIGBT和PLDMOS的方法。該方法通過將PLDMOS的N body區(qū)已經(jīng)存在的掩模板與LIGBT漏端Buffer區(qū)替代原器件特有的漏區(qū)Buffer層掩模版共享，PLDMOS的漏端P buffer區(qū)與LIGBT的N body區(qū)共享，以達(dá)到節(jié)約掩模版板次、減少工藝步驟的目的。通過二維器件仿真和實(shí)驗(yàn)結(jié)果，主要是對關(guān)態(tài)耐壓、開態(tài)耐壓、表面電場分布、飽和電流分布的分析，共用Buffer以后的器件基本可以達(dá)到與原有器件的主要特性相當(dāng)?shù)男阅堋?/p>

[1]NittaT,S Yanagi,T Miyajima,et al.Wide Voltage Power Device implementation in 0.25 μm SOI BiC-DMOS[C].IEEE,ISPSD,2006:1-4.

[2]Ming Qiao,Lingli Jiang,Meng Wang,et al.High-voltage thick layer SOI technology for PDP scan driver IC[C].IEEE,ISPSD,2011:180-183.

[3]M Qiao,B Luo,Y Zhao,et al.Deep trench SOI LIGBT with enhanced safe operating area[C].IEEE ICCCAS,2009:631-634.

[4]Y Huang,M Qiao,Z Sun,et al.230 V SOI PLDMOS with gate field plate for PDP scan IC[C].IEEE ICSICT,2012:1-3.