李小文 嚴(yán)衛(wèi)林 劉麗君

摘 要：本文介紹了邊界掃描技術(shù)的工作原理，論述了基于邊界掃描技術(shù)的電路板可測性設(shè)計(jì)在信號(hào)鏈路以及信號(hào)接口方面需要重點(diǎn)考慮的一些問題，研究了如何保證經(jīng)過可測試性設(shè)計(jì)后的電路板測試最有效的難題。此外，文中還給出了基于邊界掃描技術(shù)的電路板可測性設(shè)計(jì)在工業(yè)領(lǐng)域和鐵路行業(yè)應(yīng)用的前景。

關(guān)鍵詞：邊界掃描；可測試性設(shè)計(jì)；電路板

中圖分類號(hào)：TP206 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-2064（2018）22-0076-02

隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，印刷電路板（PCB）的功能越來越復(fù)雜、面積越來越小，隨之帶來的是板上的器件封裝越來越小、密度越來越高。這使得電路節(jié)點(diǎn)的物理可訪問性正在削弱以至于消失，電路系統(tǒng)的可測試性急劇下降，測試成本在電路系統(tǒng)總成本中所占的比例不斷上升，傳統(tǒng)的測試方法（如ICT、AOI）等正面臨著日趨嚴(yán)重的測試?yán)щy。在這種情況下，邊界掃描測試技術(shù)（BST）是一個(gè)很好的選擇。邊界掃描測試技術(shù)提供了一種測試方法，可以高效的測試電路板上面器件的功能以及器件間的互連。

雖然，采用邊界掃描測試技術(shù)可以很好解決電路系統(tǒng)測試的難題，并且聯(lián)合測試行動(dòng)工作組（JTAG）開發(fā)出邊界掃描的測試規(guī)范——IEEE1149.1-2001[1]，但是使用邊界掃描測試技術(shù)的前提是被測電路板必須在設(shè)計(jì)的時(shí)候經(jīng)過了可測性設(shè)計(jì)（DFT）。無數(shù)次的測試實(shí)踐證明：要對一個(gè)不具有可測試性的電路進(jìn)行測試是徒勞的，只有提高電路的可測試性，才能使電路的測試問題得到簡化并最終得到解決。

1 邊界掃描技術(shù)原理

邊界掃描技術(shù)的基本思想是在芯片的內(nèi)核靠近輸入輸出管腳上增加一個(gè)移位寄存器單元。由于這些移位寄存器單元都分布在芯片的邊界上，故被稱為邊界掃描寄存器。當(dāng)芯片處于測試狀態(tài)的時(shí)候，這些邊界掃描寄存器可以將芯片和外圍的輸入輸出隔離開來。通過這些邊界掃描單元，可以實(shí)現(xiàn)對芯片輸入信號(hào)和輸出信號(hào)的觀察和控制。

對于芯片的輸入管腳，可以通過與之相連的邊界掃描單元把信號(hào)（數(shù)據(jù)）加載到該管腳中去；對于芯片的輸出管腳，也可以通過與之相連的邊界掃描寄存器“捕獲”（Capture）該管腳上的輸出信號(hào)。在正常的運(yùn)行狀態(tài)下，這些邊界掃描寄存器對芯片來說是透明的，所以正常的運(yùn)行不會(huì)受到任何影響。這樣，邊界掃描寄存器提供了一個(gè)便捷的方式用以觀察和控制所需要測試的芯片。

2 邊界掃描鏈路可測試性設(shè)計(jì)

基于邊界掃描技術(shù)的電路板可測性設(shè)計(jì)目的在于發(fā)揮邊界掃描技術(shù)的優(yōu)勢，提高電路板的測試效率。為確保電路板獲得良好的測試效果，必須保證測試信號(hào)鏈路通暢。以下是幾種可供電路板設(shè)計(jì)選用的邊界掃描鏈路。

2.1 單TMS的串聯(lián)鏈路

單TMS的串聯(lián)鏈路是電路板上所有邊界掃描器件的TMS、TCK、TRST端口并行連接[2]，TDI和TDO端口串聯(lián)，即前一級IC的TDO輸出端口連接到下一級IC的TDI輸入端口，如圖1所示。該連接方式的優(yōu)點(diǎn)是結(jié)構(gòu)簡單，能夠一次完成電路板上所有邊界掃描IC的測試。但是當(dāng)電路板上的邊界掃描IC較多時(shí)，掃描的鏈路就會(huì)很長，需要生成的測試用例很復(fù)雜，測試效率明顯下降。特別是當(dāng)串聯(lián)鏈路上有一個(gè)IC的邊界掃描端口故障時(shí)，整個(gè)邊界掃描鏈路都將無法正常工作。另外，此種串聯(lián)鏈路一旦出現(xiàn)故障很難具體定位到故障IC上。

2.2 雙TMS的并行串聯(lián)鏈路

雙TMS的并行串聯(lián)鏈路是兩個(gè)或多個(gè)串聯(lián)鏈路的并行連接。串聯(lián)掃描鏈的TMS信號(hào)各自獨(dú)立，并保證同一時(shí)刻只有一個(gè)串聯(lián)掃描鏈路有數(shù)據(jù)輸入輸出。此種并行的方式可以有效減小單條串聯(lián)鏈路的長度，避免了單條串聯(lián)鏈路的不足。這種鏈路結(jié)構(gòu)也有它固有的缺點(diǎn)：需要有兩個(gè)TAP接口，且需要兩次測試才能完成一塊電路板的測試。

2.3 單TMS的多個(gè)獨(dú)立鏈路

單TMS的多個(gè)獨(dú)立鏈路是所有邊界掃描器件的TMS連在一起以及所有的TCK連在一起，而每個(gè)器件的TDI和TDO各自獨(dú)立連接。此種鏈路的優(yōu)點(diǎn)是能夠?qū)γ總€(gè)邊界掃描器件進(jìn)行單獨(dú)的測試，測試鏈路短，測試速度快。另外，當(dāng)鏈路中任意一個(gè)邊界掃描器件出現(xiàn)故障，能很快的準(zhǔn)確定位故障器件。其缺點(diǎn)和并行串聯(lián)鏈路一樣，因?yàn)橛歇?dú)立的TDI和TDO端口，所以需要有多TAP接口，且需要多次測試才能完成一塊電路板的測試。

2.4 邊界掃描鏈路的設(shè)計(jì)原則

當(dāng)電路板中有多個(gè)邊界掃描器件時(shí)，可以根據(jù)上述三種鏈路的優(yōu)缺點(diǎn)選擇其中任意一種。但是為了后續(xù)能夠更好的測試，在作電路板設(shè)計(jì)時(shí)應(yīng)遵循下面幾個(gè)基本原則：

（1）當(dāng)電路板上的邊界掃描器件比較多時(shí)（大于4片），應(yīng)分成多個(gè)獨(dú)立的串聯(lián)鏈路，保證每個(gè)獨(dú)立串聯(lián)鏈路的邊界掃描器件數(shù)量小于等于4片；

（2）當(dāng)電路板上的邊界掃描器件如果來自同一廠家，則盡量將同一廠家的邊界掃描器件放在同一串聯(lián)鏈路中；

（3）結(jié)構(gòu)越復(fù)雜的邊界掃描器件越要放置在串聯(lián)鏈路的末端，即靠近TDO一端。例如：在串聯(lián)鏈路中，幾種常用器件從TDI到TDO的排列順序?yàn)椋篊PLD、FPGA、Buffer、μP、DSP。

3 邊界掃描接口可測試性設(shè)計(jì)

基于邊界掃描的電路板可測試性設(shè)計(jì)首先要滿足IEEE1149.1的規(guī)定和要求，如結(jié)構(gòu)與功能劃分、測試可控性、測試可觀性、與測試設(shè)備的兼容性以及系統(tǒng)內(nèi)部自檢等。但是僅僅滿足標(biāo)準(zhǔn)的規(guī)定對于電路板的可測試性要求來說仍然不夠，為了后續(xù)能夠更好的測試還需要在邊界掃描接口上進(jìn)行可測試性設(shè)計(jì)。

3.1 測試訪問接口設(shè)計(jì)

電路板在進(jìn)行器件選型時(shí)，會(huì)遇到各種不同的邊界掃描器件，在電路板設(shè)計(jì)時(shí)應(yīng)遵循下面幾個(gè)基本原則：

（1）在企業(yè)范圍內(nèi)統(tǒng)一測試訪問接口，如在電路板上設(shè)置一個(gè)10針的雙排插針。另外，雙排插針的管腳電氣定義也要統(tǒng)一，這樣才能在整個(gè)企業(yè)范圍內(nèi)使用一種型號(hào)的TAP控制器就可以進(jìn)行測試。

（2）需要仿真的邊界掃描器件一般有自己特定的仿真接口，若仿真端口的信號(hào)與測試訪問接口不同則可以另外設(shè)置接口專用于仿真。

3.2 測試信號(hào)驅(qū)動(dòng)設(shè)計(jì)

進(jìn)行電路板邊界掃描鏈路和接口設(shè)計(jì)時(shí)，必須考慮五個(gè)信號(hào)的驅(qū)動(dòng)能力，尤其是TCK和TMS的驅(qū)動(dòng)能力。在作電路板設(shè)計(jì)時(shí)應(yīng)遵循下面幾個(gè)基本原則：

（1）信號(hào)端口TDI應(yīng)連接一個(gè)上拉電阻。如果將TDI上拉，則該器件即使被錯(cuò)誤裝入指令也只能是旁路指令，不會(huì)影響它的正常工作。

（2）信號(hào)端口TDO可不用上拉或下拉。TDO在邊界掃描器件進(jìn)行指令移位和數(shù)據(jù)移位時(shí)有輸出，其余情況都處于高阻狀態(tài)。

（3）信號(hào)端口TMS應(yīng)連接一個(gè)上拉電阻。根據(jù)TAP控制器的十六狀態(tài)機(jī)原理可以知道，無論TAP控制器處于何種狀態(tài)，只要TMS連續(xù)保持5個(gè)時(shí)鐘周期的高電平，TAP控制器都將回到Test-Logic-reset狀態(tài)，而邊界掃描器件處于Test-Logic-reset狀態(tài)時(shí)，器件正常工作。

（4）信號(hào)端口TCK應(yīng)連接一個(gè)下拉電阻。為保證時(shí)鐘頻率的獨(dú)立性和穩(wěn)定性，在PCB設(shè)計(jì)時(shí)，TCK信號(hào)要與電路板的系統(tǒng)時(shí)鐘保持較遠(yuǎn)的距離，特別避免平行走線。

（5）信號(hào)端口TRST應(yīng)連接一個(gè)上拉電阻。邊界掃描測試系統(tǒng)進(jìn)行測試或加載時(shí)，必須首先將/TRST拉高才能進(jìn)行。

3.3 測試信號(hào)電平兼容設(shè)計(jì)

在電路板設(shè)計(jì)過程中經(jīng)常遇到不同工作電平的邊界掃描器件，如5V的TLL邏輯器件、3.3V的LVTLL邏輯器件、3.3V的LVCOMS邏輯器件、5V的ECL邏輯器件等。這些不同工作電壓的邊界掃描器件在組成并行或串聯(lián)鏈路時(shí)，不能將器件的信號(hào)端口直接連接，應(yīng)先進(jìn)行電平轉(zhuǎn)換。

4 邊界掃描技術(shù)可測試性設(shè)計(jì)的應(yīng)用前景

邊界掃描測試技術(shù)將成為工業(yè)界未來的電路和系統(tǒng)的主流測試技術(shù)?；谶吔鐠呙杓夹g(shù)的可測試性設(shè)計(jì)必將廣泛的應(yīng)用于工業(yè)領(lǐng)域和鐵路行業(yè)的電路及系統(tǒng)，甚至拓展到民用和軍用領(lǐng)域。

基于邊界掃描技術(shù)可測試性設(shè)計(jì)對于縮短鐵路產(chǎn)品的生產(chǎn)周期、減少研制鐵路產(chǎn)品的費(fèi)用、提高鐵路產(chǎn)品的平均故障間隔時(shí)間（MTBF）等方面具有重要意義。更為重要的是，基于邊界掃描技術(shù)可測試性設(shè)計(jì)方便了產(chǎn)品的測試，縮短了診斷時(shí)間，因此特別適合鐵路產(chǎn)品、地鐵產(chǎn)品的現(xiàn)場維修，具有廣泛的應(yīng)用前景。

參考文獻(xiàn)

[1]IEEE Std 1149.1-2001，IEEE Standard Test Access Port and Boundary-Scan Architecture[S].New York.USA：IEEE.2001.

[2]胡政.邊界掃描測試?yán)碚撆c方法研究[D].長沙：國防科學(xué)技術(shù)研究生院，1998.