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(1.榆林學(xué)院 能源工程學(xué)院測控教研室，陜西 榆林 719000； 2.中國人民解放軍 96658部隊，北京 100094； 3.廈門軟件職業(yè)技術(shù)學(xué)院，福建 廈門 361024)

0 引言

頻譜分析儀(下文簡稱頻譜儀)是進(jìn)行頻譜轉(zhuǎn)換與測量的專用設(shè)備，用來對各種信號進(jìn)行包括頻率、功率、失真產(chǎn)物等在內(nèi)的頻域分析，被廣泛運(yùn)用于各種頻率測試場合，有著頻域“萬用表”之稱。然而隨著現(xiàn)代技術(shù)不斷的發(fā)展，無論是在軍事領(lǐng)域還是民用工程測試?yán)?，都急需一種輕便的、高性能的、低功耗的測試設(shè)備用于無線信號頻譜測量，因此設(shè)備的集成度方面將面臨更高的要求。

近年來，隨著半導(dǎo)體技術(shù)的發(fā)展，寬帶高速ADC、高性能數(shù)字信號處理芯片DSP及現(xiàn)場可編程邏輯陣列芯片F(xiàn)PGA的出現(xiàn)，基于軟件無線電架構(gòu)的數(shù)字式頻譜技術(shù)迅速發(fā)展起來。2003年，國外論文報告已經(jīng)研制出1 024個點、帶寬為1 00 MHz的FFT頻譜儀[1]，2007年出現(xiàn)了16 384、帶寬1 GHz通道的FFT頻譜儀，甚至還出現(xiàn)了將32個1.5 GHz帶寬的頻譜儀組合成帶寬為32×1.5 GHz=48 GHz的FFT頻譜儀[2]，這些技術(shù)的發(fā)展，促使基于軟件無線電手持式頻譜儀的成為了可能。

國內(nèi)電子科技大學(xué)的研究生周三[3]以zedboard開發(fā)板為平臺，搭建了手持式頻譜儀。本文擬基于軟件無線電架構(gòu)研發(fā)一種手持式頻譜儀，采用數(shù)字信號處理方法進(jìn)行解決，以盡可能縮減模擬電路的復(fù)雜性及不可預(yù)測性，同時針對手持式特性，對電源管理系統(tǒng)進(jìn)行功率優(yōu)化，采用低功耗處理芯片，縮小產(chǎn)品體積，方便野外與現(xiàn)場測試時攜帶。

1 主要性能指標(biāo)及框架設(shè)計

本設(shè)計主要針對基于軟件無線電的數(shù)字處理平臺展開研究，性能指標(biāo)主要為信號實時處理能力、并行處理的吞吐量以及整體功耗等，其指標(biāo)如下：

1) 功耗小于12 W；

2) 浮點計算能力大于2 000 MFLOPS；

3) 實時處理FFT計算點數(shù)1 024點/20 ms；

4) 可實現(xiàn)數(shù)字下變頻流水線操作且配置可控；

5) 具備人機(jī)交互及存儲功能。

根據(jù)上述性能指標(biāo)要求，可將頻譜儀數(shù)字處理系統(tǒng)平臺內(nèi)部的核心處理器劃分為FPGA、DSP及ARM三部份組成，工作主要是1) 完成各個接口控制；2) 實現(xiàn)數(shù)學(xué)模型的實時解算；3) 完成人機(jī)交互及數(shù)據(jù)存儲等。頻譜儀系統(tǒng)核心組成及各個模塊連接示意如圖1所示。

圖1 基于DSP + FPGA架構(gòu)的測量框架

該架構(gòu)除了核心處理器FPGA、DSP及ARM外，包括的功能模塊還有：ADC模數(shù)轉(zhuǎn)換模塊、SDRAM數(shù)據(jù)緩存模塊、FLASH數(shù)據(jù)存儲模塊、時鐘模塊、電源管理系統(tǒng)模塊、顯示系統(tǒng)模塊等，其中核心處理器模塊FPGA、DSP及ARM的主要功能如下。

1) FPGA核心處理器模塊主要功能：同步控制ADC模式轉(zhuǎn)換模塊將模擬信號轉(zhuǎn)換成數(shù)字信號；完成數(shù)字濾波、數(shù)字檢波、數(shù)字下變頻及FFT信號處理等工作；通過EMIFA、UPP總線，將FPGA計算初步結(jié)果，傳輸給DSP進(jìn)一步做浮點計算處理。FPGA自身優(yōu)點是并行運(yùn)算與流水線信號處理速度快、數(shù)據(jù)吞吐量大，適合于中頻信號做前級處理。

2) DSP核心處理器模塊主要功能：接收FPGA傳輸來的初步解算結(jié)果，利用DSP高速浮點計算的優(yōu)勢，進(jìn)一步做高精度浮點高速計算，同時將這部分計算結(jié)果傳輸給ARM處理芯片，實現(xiàn)功率譜的顯示與用戶控制。DSP自身優(yōu)點是浮點計算速度快，精度高，可實現(xiàn)多條指令同時進(jìn)行，與FPGA形成優(yōu)勢互補(bǔ)。

3) ARM 核心處理器模塊的主要功能：主要實現(xiàn)頻譜顯示、人機(jī)交互操作控制及數(shù)據(jù)存儲管理等工作。

2 頻譜儀主處理模塊選型

手持式頻譜儀主處理器的選型在滿足性能要求的基礎(chǔ)上，需要進(jìn)一步考慮：1) 功耗問題，盡量避免采用發(fā)熱量大，功耗高的芯片，包括外圍接口芯片；2) 芯片集成度問題，隨著芯片技術(shù)不斷的發(fā)展，芯片向集約化、智能化、低功耗方向發(fā)展，在選型時需考慮芯片集成度問題，以讓產(chǎn)品體現(xiàn)“手持式”特征；3) 硬件成本問題，手持式頻譜儀的研究設(shè)計不僅需要考慮性能，還要考慮總體性價比，這樣在市場才能受到用戶的認(rèn)同。針對芯片的選型，論文主要從FPGA、DSP、ARM及顯示模塊這幾個方面進(jìn)行選型論證。

1) 隨著現(xiàn)場可編程門陣列FPGA技術(shù)的發(fā)展與不斷成熟，其體積小、集成度高、可重復(fù)配置、功耗低、實驗風(fēng)險小等優(yōu)點，使得大多邏輯數(shù)字電路的設(shè)計逐漸被FPGA取代，目前FPGA主要生產(chǎn)廠家有Xilinx、Altera、Lattice、Actel等公司，其中規(guī)模最大的公司屬Xilinx和Altera公司。根據(jù)市場調(diào)查，綜合考慮性能、處理速度及硬件資源，針對FPGA選型主要考慮Xilinx高效、低成本系列產(chǎn)品Spartan 7，該系列產(chǎn)品采用28 nm技術(shù)構(gòu)建，提供業(yè)界最高性能功耗比，可滿足苛刻要求，它比傳統(tǒng)45 nm的Spartan 6器件系列快30%，總體功耗比45 nm器件系列低50%。根據(jù)性能要求，對比分析，最終選擇FPGA芯片選擇XC7S100-2FGGA484I工業(yè)級產(chǎn)品。

XC7S100-2FGGA484I[4-5]該芯片具有338個IO管腳滿足ADC、EMIF等模塊管腳數(shù)量的要求；160個DSP48A1硬件乘法器，滿足數(shù)字下變頻及FFT實時處理要求；1 100 kb分布式RAM及4 320 kb Block RAM可靈活配置多個FIFO要求；BGA封裝可縮小芯片體積，降低輻射噪聲級管腳之間的串?dāng)_，陣列管腳可提高系統(tǒng)抗振動能力，GCLK全局時鐘最高可達(dá)到461 MHz。

2) 數(shù)字信號處理器(DSP)具有哈佛結(jié)構(gòu)，流水線操作，高速硬件乘法器等特點，非常適合于高速實時信號處理以及實時控制系統(tǒng)。目前國內(nèi)主流DSP生產(chǎn)廠家有TI、ADI、Motorola、Lucent等多家大型公司，芯片覆蓋的范圍包括圖像處理、工業(yè)控制、浮點計算等。綜合考慮性能、處理速度、硬件資源、及功耗問題，最終選用將DSP和ARM集成一起的雙核芯片——TI公司的OMAP-L138系列的雙核處理器芯片[6]，該芯片具有C674X系列的浮點DSP內(nèi)核和ARM926EJ系列ARM內(nèi)核結(jié)構(gòu)，其中DSP內(nèi)核是一款32位高性能浮點型DSP，彌補(bǔ)了FPGA中DSP48乘法器資源及精度的限制，完成浮點計算及策略控制。最高主頻可達(dá)456 MHz，內(nèi)部采用VLIW超長指令字結(jié)構(gòu)，總指令字長達(dá)到256位，可以將256位指令包同時分配到8個處理單元，并由8個單元同步運(yùn)行，最大處理能力可達(dá)到3648 MIPS，浮點處理能力可達(dá)到2746 MFLOPS，采用二級緩沖結(jié)構(gòu)，4 KB直接匹配程序緩沖L1P，4 KB直接匹配數(shù)據(jù)緩沖L1P，256 KB L2額外內(nèi)存，16位EMIFA結(jié)構(gòu)可無縫銜接DDR2、NorFlash、NandFlash。DSP與ARM之間共享128 KB RAM，可實現(xiàn)數(shù)據(jù)的無縫銜接。

3) 顯示模塊是整個手持式頻譜儀耗電量較大的模塊，因此在選擇色彩、像素性能等指標(biāo)外，還需要考慮顯示模塊的供電問題。在項目中擬選用三星的AMOLED屏，AMOLED是有源矩陣有機(jī)發(fā)光二極管即自主發(fā)光，它繼承了OLED優(yōu)點的同時，由于自身會發(fā)光的特點，無死角、能在陽光下顯示清晰畫面，特別適合于野外作業(yè)，低溫性能好，能在-40 ℃條件下正常工作，耗電量僅為OLED屏的六成。通過市場調(diào)研，最終選擇三星AMOLED液晶屏AMS495QA01，該顯示模塊為5.0英寸，960*544點陣，接口為MIPI。

3 關(guān)鍵硬件電路設(shè)計

數(shù)字處理中頻硬件總體框架結(jié)構(gòu)如圖2所示，通過SMA連接中頻信號，經(jīng)ADC將中頻模擬信號轉(zhuǎn)換成數(shù)字信號，利用FPGA的可靈活配置，完成數(shù)字下變頻處理，將FPGA初步處理的零中頻信號傳給OMAP-L138進(jìn)一步浮點計算和人機(jī)交互顯示，除了FPGA、OMAP-L138主控制器外，主要還包括FPGA與OMAP之間通信、ADC控制模塊、電源模塊等。

圖2 頻譜儀中頻處理框架

3.1 OMAP與FPGA通信設(shè)計

OMAP-L138與FPGA之間的通信采用4種總線方式：I2C、SPI、UPP、EMIFA，如圖3所示。

圖3 FPGA與OMAP通信連接

4種總線各自任務(wù)分工不同：

1) I2C、SPI主要完成FPGA配置；

2) UPP總線為通用并行接口，專門用于大量數(shù)據(jù)送入內(nèi)存或從中讀取數(shù)據(jù)，實現(xiàn)中頻數(shù)據(jù)的傳輸及顯示模塊指令的傳遞，最高可達(dá)到75 MHz*16 bit = 1.2 Gbps；

3) EMIFA總線模塊為DSP外部擴(kuò)展總線結(jié)構(gòu)[5]，傳播速率可達(dá)到25 MHz*16 bits/4 = 100 Mbps，與FPGA連接關(guān)系如圖4所示

圖4 OMAP的EMIFA與FPGA通信連接關(guān)系

3.2 DDR2總線模塊

設(shè)計中SDRAM數(shù)據(jù)模塊采用1片Micro公司生產(chǎn)的DDR2內(nèi)存芯片MT46H32M16LFBF-5，該芯片具有512 Mb容量，32 M存儲深度，16 bit位寬，最高時鐘可達(dá)到200 MHz，能夠完全兼容OMAP- L138專用的DDR2/mDDR內(nèi)存控制器接口，且OMAP-L138自帶DDR2接口驅(qū)動，與DDR2連接如圖5所示。

圖5 OMAP-L138 與DDR2內(nèi)存接口連接圖

3.3 AMOLED模塊接口設(shè)計

本系統(tǒng)擬選用的AMOLED顯示模塊采用MIPI接口規(guī)范，根據(jù)DPHY協(xié)議和DSI協(xié)議，MIPI接口定義可分為從屬端和主控端，每個端口包括物理層、通道管理層、協(xié)議層和應(yīng)用層。根據(jù)上述主處理芯片，系統(tǒng)架構(gòu)設(shè)計圖6所示[7-]。

其中，物理層功能模塊包括：時鐘接收通道、高速數(shù)據(jù)接收、低速數(shù)據(jù)接收發(fā)送；協(xié)議層功能模塊包括：高速數(shù)據(jù)處理、低速數(shù)據(jù)的接收處理；應(yīng)用層功能模塊包括DBI寫發(fā)生器，DBI讀發(fā)生器、DPI生成器；頂層模塊為對應(yīng)的輸入輸出管腳。

圖6 電源管理系統(tǒng)

3.4 時鐘模塊

系統(tǒng)時鐘是數(shù)字處理系統(tǒng)設(shè)計的關(guān)鍵，為了使各個模塊嚴(yán)格實現(xiàn)同步，需要有效地設(shè)計時鐘系統(tǒng)。系統(tǒng)中需要同步時鐘的模塊包括：OMAP-L138、FPGA、ADC以及SDRAM存儲模塊。

圖7 時鐘管理系統(tǒng)

為了實現(xiàn)系統(tǒng)時鐘可控，由高精度恒溫晶振或溫補(bǔ)晶振發(fā)出方波信號，中頻系統(tǒng)中由兩個始終芯片驅(qū)動：一個是24 MHz的晶振驅(qū)動OMAP輸入時鐘OSCIN，經(jīng)內(nèi)部PLL鎖相環(huán)拓?fù)潆娐?，形成輸送至FPGA的EMA_CLK時鐘和輸送至DDR2差分時鐘；另一個是有LVTTL100 MHz的方波信號驅(qū)動FPGA內(nèi)部全局時鐘GCLK，并利用DCM時鐘管理模塊，生成ADC所需要的差分時鐘。時鐘系統(tǒng)連接如圖7所示，圖中加粗箭頭為多線時鐘，雙箭頭表示差分時鐘，單箭頭為單端時鐘。

3.5 電源模塊

電源系統(tǒng)是高集成電路系統(tǒng)設(shè)計的核心工作之一，本系統(tǒng)采用冗余設(shè)計方法，利用芯片官方提供的數(shù)據(jù)手冊得到的每個芯片最大功率，降額計算出每個電源芯片的功率要求，并此進(jìn)行電源芯片選型，同時在系統(tǒng)設(shè)計過程中需注意電源的上順序：一般是“先IO后CPU”電源上電順序。

此外為了使系統(tǒng)具有良好的電磁兼容性，設(shè)計中將模擬電路和數(shù)字電路的電壓相互獨立供電：針對接地處理，采用分割的方法，將不同性質(zhì)的接地分開，最終通過磁珠在電路板的某一點匯總，以減少模擬電路和數(shù)字電路之間的相互串?dāng)_；針對電壓輸入，一般采用低噪聲輸出電源芯片由總電源驅(qū)動輸入，降低系統(tǒng)噪聲，電源框圖如圖8所示。

圖8 電源管理系統(tǒng)

4 頻譜儀軟件流程設(shè)計

手持式頻譜儀系統(tǒng)軟件包括三部分組成：DSP、FPGA和ARM(上位機(jī)軟件)。其中FPGA軟件主要完成數(shù)字下變頻等信號調(diào)理調(diào)理工作及各個部件控制；DSP軟件主要完成FPGA初級信號調(diào)理送來的數(shù)據(jù)進(jìn)行FFT浮點計算，ARM主要實現(xiàn)人機(jī)交互顯示與控制。

圖9 手持式頻譜儀軟件設(shè)計

5 試驗結(jié)果與分析

由于基于FPGA的數(shù)字下變頻技術(shù)已經(jīng)很成熟，可套用成熟的模型即可，另一方面Spartan 7系列的主頻可高達(dá)456 MHz，對于處理低速中頻信號，可采用硬件資源分時重利用方法，提高硬件資源利用率，該試驗部分此處不再贅述。

本節(jié)只針對DSP模塊對核心的數(shù)字算法FFT處理的速度進(jìn)行實驗。由于OmapL138中的DSP內(nèi)核C674X是老一代C6713的衍生體，其運(yùn)行速度和主頻都比C6713快，因此只要老一代的C6713能夠通過試驗驗證，則可進(jìn)一步說明論文所闡述基于C674x硬件框架的正確性與可行性。

實驗中以大數(shù)據(jù)量FFT成熟算法庫利-圖算法為試驗算法，利用C6713硬件平臺進(jìn)行驗證。經(jīng)分析可得到，庫利-圖總的任務(wù)量為Nlog2N復(fù)數(shù)相加運(yùn)算，及3/8Nlog2N次復(fù)數(shù)乘積運(yùn)算，表1給出了1 M點復(fù)數(shù)FFT運(yùn)算時總?cè)蝿?wù)量和運(yùn)行時間。

表1 采用單核DSP進(jìn)行1 M點數(shù)FFT處理

通過上述試驗得到如下結(jié)論：

1) 采用1 M點數(shù)的FFT進(jìn)行運(yùn)算，C6713總的運(yùn)行時間為183.5 ms，當(dāng)運(yùn)算點數(shù)縮小到1 k點數(shù)時，也就是1 024點時，根據(jù)運(yùn)算量的對比關(guān)系，其耗時至少是ms級別，滿足系統(tǒng)所提指標(biāo)要求；

2) 由于OmapL138內(nèi)嵌的DSP C674x運(yùn)行速度和主頻均比C6713高，由此說明C674x也能夠滿足指標(biāo)要求，也進(jìn)一步說明系統(tǒng)方案的可行性。

6 結(jié)論

論文以手持式頻譜儀為背景，設(shè)計基于軟件無線電架構(gòu)的頻譜儀，為了體現(xiàn)“手持式”特征，該頻譜儀以高性能功耗比為出發(fā)點，采用Xilinx公司Spartan 7序列的FPGA芯片XC7S100和TI公司集DSP和ARM為一體的雙核CPU芯片OMAP-L138為主處理器，同時配合低功耗、高寬溫、自身發(fā)亮的AMOLED屏，實現(xiàn)總體硬件框架設(shè)計，形成了并行與浮點計算優(yōu)勢互補(bǔ)的手持式數(shù)字信號處理系統(tǒng)。該系統(tǒng)能具有體積小、精度高、高性能功耗比等特點，具有廣泛的運(yùn)用前景。

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