，，，

(1. 榆林學(xué)院 能源工程學(xué)院測(cè)控教研室，陜西 榆林 719000;2. 中國(guó)人民解放軍96901部隊(duì)，北京 100094; 3. 廈門(mén)軟件職業(yè)技術(shù)學(xué)院，福建 廈門(mén) 361024)

0 引言

電感、電容及電阻等三大阻抗元件幾乎是所有電子設(shè)備中最為基本的元件，其數(shù)量占單機(jī)器件比最大的，據(jù)不完全統(tǒng)計(jì)，僅電阻元件一項(xiàng)就可占電子設(shè)備元件總數(shù)的30%以上，可見(jiàn)三大阻抗元件的性能好壞直接關(guān)系到產(chǎn)品工作的穩(wěn)定性。為此，人們研發(fā)了一種可以精確測(cè)量電感、電容、電阻等阻抗元件的儀器，即為L(zhǎng)CR測(cè)量?jī)x或阻抗分析儀，其測(cè)量體制主要包括電橋法、諧振法、網(wǎng)絡(luò)分析儀法、自動(dòng)平衡橋法、矢量伏安法等。這些體制有各自優(yōu)缺點(diǎn)，如電橋法具有較高的測(cè)量精度，但測(cè)試過(guò)程中需要進(jìn)行手動(dòng)平衡調(diào)節(jié)標(biāo)準(zhǔn)電阻歐姆檔，難以達(dá)到快速自動(dòng)測(cè)量的目的；諧振法可測(cè)量較高的Q值阻抗元件，但每次需要調(diào)諧，精度較低、測(cè)試頻率不固定，測(cè)試速度很難提高；相比于電橋法，自動(dòng)平衡橋法不需要人工平衡，但電路復(fù)雜成本較高；矢量分析法測(cè)量精度較高，頻率覆蓋范圍寬，但可測(cè)量的阻抗范圍較小且成本很高；矢量伏安法優(yōu)點(diǎn)是可測(cè)量的阻抗范圍較大，測(cè)量精度也較高，其難點(diǎn)是如何準(zhǔn)確測(cè)量相位。

上述傳統(tǒng)的測(cè)量體制主要是基于模擬電路的方法測(cè)量得到。隨著軟件無(wú)線電技術(shù)的發(fā)展，模擬電路軟件化已成為可能，本文擬基于FPGA+DSP架構(gòu)研發(fā)一種數(shù)字化矢量伏安法阻抗測(cè)試儀，目的是將大部分模擬部分工作搬至大規(guī)模集成電路內(nèi)部，采用數(shù)字信號(hào)處理方法進(jìn)行解決，以盡可能縮減模擬電路的復(fù)雜性及不可預(yù)測(cè)性。

1 LCR系統(tǒng)組成

LCR數(shù)字處理系統(tǒng)內(nèi)部的處理器主要由DSP和FPGA兩部份組成，其工作主要是完成各個(gè)接口的控制及模型算法的解算，并將解算的結(jié)果以數(shù)據(jù)幀包格式通過(guò)串行接口總線發(fā)送給上位機(jī)以進(jìn)一步顯示處理。LCR系統(tǒng)核心組成及各個(gè)模塊連接示意如圖1所示。該架構(gòu)除了核心處理器DSP和FPGA外，包括的功能模塊還有：DAC數(shù)模轉(zhuǎn)換模塊、ADC模數(shù)轉(zhuǎn)換模塊、SDRAM數(shù)據(jù)緩存模塊、FLASH數(shù)據(jù)存儲(chǔ)模塊、時(shí)鐘模塊，電源功能模塊等，其中核心處理器模塊FPGA和DSP功能如下：

圖1 基于FPGA +DSP架構(gòu)的矢量伏安法測(cè)量框架

1)FPGA核心處理器模塊主要功能：完成激勵(lì)信號(hào)的數(shù)字建模，同步控制DAC數(shù)模轉(zhuǎn)換模塊，將時(shí)間及幅值離散的數(shù)字激勵(lì)信號(hào)轉(zhuǎn)換成時(shí)間及幅值連續(xù)的模擬激勵(lì)信號(hào)；同步控制ADC模數(shù)轉(zhuǎn)換模塊，將通過(guò)阻抗而發(fā)生改變的連續(xù)模擬信號(hào)轉(zhuǎn)換成時(shí)間及幅值離散的數(shù)字信號(hào)；利用基于多速率處理技術(shù)的軟件無(wú)線電數(shù)字下變頻DDC，完成高速中頻信號(hào)轉(zhuǎn)換成低速的零頻信號(hào)，并通過(guò)DSP的外部存儲(chǔ)專用總線——EMIF總線，將結(jié)果傳輸給DSP進(jìn)一步做浮點(diǎn)計(jì)算，以從中提取有用的數(shù)字信息。FPGA自身優(yōu)點(diǎn)是并行運(yùn)算處理速度快和流水線設(shè)計(jì)、具有大數(shù)據(jù)吞吐量，適合于中頻信號(hào)初級(jí)處理工作。

2)DSP核心處理器模塊主要功能：DSP具備一個(gè)周期內(nèi)完成一次乘法和加法的浮點(diǎn)計(jì)算能力，同時(shí)具備快速中斷處理能力，特別勝任于中斷接收FPGA發(fā)來(lái)的零中頻信號(hào)初步處理結(jié)果，利用DSP高速浮點(diǎn)計(jì)算能力，完成模型解算，得到高精度計(jì)算結(jié)果，同時(shí)利用EMIF總線的32位高速傳輸特性，將模型解算結(jié)果以幀包形式發(fā)送給FPGA緩沖中，F(xiàn)PGA狀態(tài)機(jī)將自動(dòng)識(shí)別緩存中的數(shù)據(jù)，以串行總線RS232形式自動(dòng)發(fā)送至上位機(jī)。并根據(jù)時(shí)序要求，適時(shí)地發(fā)出控制指令。DSP自身優(yōu)點(diǎn)是浮點(diǎn)計(jì)算速度快，精度高，可實(shí)現(xiàn)多條指令同時(shí)進(jìn)行，與FPGA形成優(yōu)勢(shì)互補(bǔ)。

2 主處理器選型

數(shù)字信號(hào)處理器(DSP)具有哈佛結(jié)構(gòu)，流水線操作，高速硬件乘法器等特點(diǎn)，非常適合于高速實(shí)時(shí)信號(hào)處理以及實(shí)時(shí)控制系統(tǒng)。目前國(guó)內(nèi)主流DSP生產(chǎn)廠家有TI、ADI、Motorola、Lucent等多家大型公司，芯片覆蓋的范圍包括圖像處理、工業(yè)控制、浮點(diǎn)計(jì)算等。根據(jù)之前熟悉的芯片，供貨渠道，綜合考慮運(yùn)算性能、處理速度及硬件資源，系統(tǒng)選用TI公司的C6000系列的，具有浮點(diǎn)計(jì)算功能的DSP芯片——TMS320C6713B型DSP，這彌補(bǔ)了FPGA中DSP48乘法器資源及精度的限制，完成浮點(diǎn)計(jì)算及策略控制。

TMS320C6713B[1]是一款32位高性能浮點(diǎn)型DSP，最高主頻可達(dá)到300 MHz，內(nèi)部采用VLIW超長(zhǎng)指令字結(jié)構(gòu)，總指令字長(zhǎng)達(dá)到256位，可以將256位指令包同時(shí)分配到8個(gè)處理單元，并由8個(gè)單元同步運(yùn)行，最大處理能力可達(dá)到2 400 MIPS，浮點(diǎn)處理能力可達(dá)到1 800 MFLOPS，采用二級(jí)緩沖結(jié)構(gòu)，4 KB直接匹配程序緩沖L1P，4 KB直接匹配數(shù)據(jù)緩沖L1P，256KB L2額外內(nèi)存，32位EMIF結(jié)構(gòu)可無(wú)縫銜接SRAM、EPROM、Flash、SBSRAM、SDRAM。豐富外設(shè)包括DMA、EDMA支持無(wú)需CPU參與可完成允許的地址空間里傳送數(shù)據(jù)。

圖2 FPGA內(nèi)部數(shù)字信號(hào)處理框架

隨著現(xiàn)場(chǎng)可編程門(mén)陣列FPGA技術(shù)的發(fā)展與不斷成熟，具有體積小、集成度高、可重復(fù)配置、實(shí)驗(yàn)風(fēng)險(xiǎn)小等優(yōu)點(diǎn)，使得大多數(shù)字邏輯電路的設(shè)計(jì)逐漸被FPGA所取代。目前FPGA主要生產(chǎn)廠家有Xilinx、Altera、Lattice、Actel等公司，其中規(guī)模最大的公司屬Xilinx和Altera兩家公司，根據(jù)之前熟悉的芯片，供貨渠道，綜合考慮性能、處理速度及硬件資源，系統(tǒng)選擇性價(jià)比較高的Xilinx公司的Spartan 6系列芯片XC6SLX75-3FG676。

XC6SLX75-3FG676[2-3]該芯片具有408個(gè)IO管腳，可完全滿足DAC、ADC、EMIF、串行數(shù)據(jù)總線RS232等模塊管腳數(shù)量的要求，BGA封裝可縮小芯片體積，降低輻射噪聲及管腳之間的串?dāng)_，且陣列管腳可提高系統(tǒng)抗振動(dòng)能力，GCLK全局時(shí)鐘最高可達(dá)到160 MHz，滿足系統(tǒng)最低100 MHz要求。

3 關(guān)鍵硬件電路設(shè)計(jì)

數(shù)字處理中頻硬件結(jié)構(gòu)如圖1所示，除了DSP、FPGA主控制處理器外，還應(yīng)配合EMIF總線結(jié)構(gòu)、DAC控制模塊、ADC控制模塊、時(shí)鐘模塊、電源模塊、串行通信模塊等共同完成阻抗測(cè)試。文中借助成熟、成功經(jīng)驗(yàn)，主要針對(duì)EMIF總線模塊接口網(wǎng)絡(luò)、時(shí)鐘模塊網(wǎng)絡(luò)、電源模塊等進(jìn)行電路設(shè)計(jì)。

3.1 EMIF總線模塊

EMIF總線為DSP外部擴(kuò)展總線結(jié)構(gòu)[1]，主要實(shí)現(xiàn)與外部存儲(chǔ)模塊通信，包括SDRAM、NorFlash、NandFlash及等效映射為存儲(chǔ)器的FPGA模塊，通過(guò)DSP實(shí)現(xiàn)對(duì)三者管理，接口設(shè)計(jì)如圖3所示。

圖3 DSP的EMIF總線連接示意

設(shè)計(jì)中SDRAM數(shù)據(jù)模塊采用2片Samsung公司生產(chǎn)的K4S511632D-UC75[4]同步動(dòng)態(tài)隨機(jī)存取內(nèi)存，構(gòu)成32位的EMIF數(shù)據(jù)存儲(chǔ)模塊，總線選通采用DSP的EMIF接口CE0，地址由BE[3:0]及地址AD[16:02]共構(gòu)成了8 M x 32 bit x 4 Banks的數(shù)據(jù)存儲(chǔ)空間。外部時(shí)鐘信號(hào)經(jīng)DSP內(nèi)部PLL鎖相環(huán)電路，形成SDRAM所需的ECLKOUT時(shí)鐘速率。

NorFlash采用Silicon公司生產(chǎn)的SST39VF040 -70-4I-WHE[5]芯片，該芯片具備8位數(shù)據(jù)、19位地址線，存儲(chǔ)容量為4 Mbit，總線采用CE1選通接口，主要實(shí)現(xiàn)DSP程序及用戶數(shù)據(jù)存儲(chǔ)。

FPGA與DSP之間通過(guò)CE2、CE3片選，及中斷信號(hào)，完成32位EMIF總線數(shù)據(jù)通信。

3.2 DAC控制模塊

DAC控制模塊主要功能是完成激勵(lì)數(shù)字信號(hào)的模擬化過(guò)程，設(shè)計(jì)中需要關(guān)注的指標(biāo)主要包括：DAC采樣率、有效位及DAC器件的帶寬。由LCR原理得到，通過(guò)電阻、電感、電容等阻抗元件的激勵(lì)信號(hào)一般以正弦波單音信號(hào)的形式存在，因此可將DAC指標(biāo)論證重心側(cè)重于采樣率及有效位。

根據(jù)系統(tǒng)指標(biāo)需求及奈奎斯特采樣定理，DAC同步采樣率至少需要100 MHz以上，有效位至少在12位以上。本系統(tǒng)采用冗余設(shè)計(jì)，選用AD公司的AD9746BCPZ芯片，該芯片具有：高動(dòng)態(tài)范圍、可滿足一個(gè)芯片兩路DAC同時(shí)輸出；低噪聲與交調(diào)失真，差分模擬電流輸出可在8.6 mA至31.7 mA滿量程范圍內(nèi)編程，輔助10位電流DAC具有有源電流/吸電流能力，用于消除外部失調(diào)零點(diǎn)。采用+1.8 V、+3.3 V，內(nèi)部提供+1.2 V內(nèi)部精密基準(zhǔn)電壓源，為電流源輸出提供參考[6]，DAC模塊如圖4所示。

圖4 DAC控制模塊

3.3 ADC控制模塊

ADC控制模塊作用是將幅值連續(xù)、時(shí)間連續(xù)的模擬量信號(hào)經(jīng)取樣、保持、量化及編碼后轉(zhuǎn)化為幅值離散、時(shí)間離散的數(shù)字信號(hào)。在本系統(tǒng)中，主要完成待測(cè)阻抗元件兩端矢量激勵(lì)信號(hào)的采集，并根據(jù)符號(hào)位需求，轉(zhuǎn)化為數(shù)字信號(hào)處理系統(tǒng)所需要的數(shù)字信號(hào)。

ADC芯片模塊生產(chǎn)產(chǎn)家比較多，根據(jù)以往工程經(jīng)驗(yàn)及性能指標(biāo)要求，主要對(duì)ADI公司的ADC芯片進(jìn)行調(diào)研。

根據(jù)奈奎斯特采樣定理及系統(tǒng)指標(biāo)采集信號(hào)最高速率要求，ADC采樣率至少需要在150 MSPS以上，系統(tǒng)采用冗余設(shè)計(jì)，ADC模塊選用AD公司生產(chǎn)的AD9642BCPZ芯片[7]，該芯片是一款14位，采樣速率最高可大250 MSPS的數(shù)模轉(zhuǎn)換器，其內(nèi)核采用多級(jí)、差分流水線架構(gòu)，并集成了輸出糾錯(cuò)邏輯，每個(gè)ADC均具有寬帶輸入，支持用戶可選的各種輸入范圍，ADC輸出數(shù)據(jù)直接送至外部14位LVDS輸出端口，同時(shí)具備關(guān)斷選項(xiàng)，可在不需要測(cè)量時(shí)，降低模塊的功耗，結(jié)構(gòu)如5所示。

圖5 ADC控制模塊

3.4 時(shí)鐘模塊

系統(tǒng)時(shí)鐘是數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)的關(guān)鍵，為了使各個(gè)模塊嚴(yán)格實(shí)現(xiàn)同步，需要有效地設(shè)計(jì)時(shí)鐘系統(tǒng)。系統(tǒng)中需要時(shí)鐘同步的模塊主要包括：DSP、FPGA、DAC、ADC以及SDRAM存儲(chǔ)模塊。為了實(shí)現(xiàn)系統(tǒng)時(shí)鐘可控，由高精度恒溫晶振或溫補(bǔ)晶振發(fā)出方波信號(hào)，經(jīng)過(guò)Cypress公司生產(chǎn)的時(shí)鐘管理芯片CY2308SI-2H后，分成兩路：一路驅(qū)動(dòng)DSP時(shí)鐘模塊；另一路驅(qū)動(dòng)FPGA時(shí)鐘模塊。其中SDRAM輸入時(shí)鐘clk是由DSP經(jīng)內(nèi)部鎖相環(huán)電路變頻后，經(jīng)ECLKOUT輸出得到的，而DAC、ADC變換電路模塊的時(shí)鐘驅(qū)動(dòng)由FPGA差分管腳輸出經(jīng)AD公司生產(chǎn)的差分時(shí)鐘管理芯片AD9514BCPZ后差分輸出，此過(guò)程中差分時(shí)鐘在同一管理芯片內(nèi)，可嚴(yán)格做到DAC、ADC時(shí)鐘同步，以便于在數(shù)字下變頻過(guò)程中相位誤差的消除。時(shí)鐘模塊框架設(shè)計(jì)如圖6所示，其中較粗線代表差分時(shí)鐘信號(hào)。

圖6 時(shí)鐘管理系統(tǒng)

3.5 電源模塊

電源系統(tǒng)是高集成電路系統(tǒng)設(shè)計(jì)的核心工作之一，本系統(tǒng)采用冗余設(shè)計(jì)方法，利用芯片官方提供的數(shù)據(jù)手冊(cè)得到的每個(gè)芯片最大功率，降額計(jì)算出每個(gè)電源芯片的功率要求，并此進(jìn)行電源芯片選型，同時(shí)在系統(tǒng)設(shè)計(jì)過(guò)程中需注意電源的上順序：一般是“先IO后CPU”電源上電順序。在系統(tǒng)中IO電源為+3.3 V，為IO接口電平提供參考電壓；內(nèi)核電壓為+1.2 V。

此外為了使系統(tǒng)具有良好的電磁兼容性，設(shè)計(jì)中將模擬電路和數(shù)字電路的電壓相互獨(dú)立供電：針對(duì)接地處理，采用分割的方法，將不同性質(zhì)的地分開(kāi)，最終通過(guò)磁珠在電路板的某一點(diǎn)匯總，以減少模擬電路和數(shù)字電路之間的相互串?dāng)_；針對(duì)電壓輸入，一般采用低噪聲輸出電源芯片由總電源驅(qū)動(dòng)輸入，降低系統(tǒng)噪聲，最終電源框圖如圖7所示。

圖7 電源管理系統(tǒng)

3.6 串行通信模塊

為了便于通信連接，系統(tǒng)采用串行通信總線方式與上位機(jī)連接，DSP將計(jì)算結(jié)果以幀包格式通過(guò)EMIF總線發(fā)送至FPGA緩存中，再由FPGA緩存?zhèn)鬏斨链薪涌谀K。本系統(tǒng)采用的RS232串行總線方式，芯片采用AD公司生產(chǎn)的ADM3222ARW，該芯片工作在+3.3 V條件下，與FPGA接口電平兼容，為雙通道模式，最高波特率可達(dá)到460 kbps[8]。

圖8 RS233串行接口電路

3.7 其它模塊設(shè)計(jì)

除了上述模塊設(shè)計(jì)之外，還需關(guān)注系統(tǒng)的共模抑制和濾波系統(tǒng)的設(shè)計(jì)：

1)共模抑制。

對(duì)于模擬放大器而言，比較關(guān)心如何抑制好外界電磁引入的共模干擾，通常采取同軸線纜的屏蔽措施，但是對(duì)于信號(hào)在PCB板上走線而言這種方法很難實(shí)現(xiàn)。本設(shè)計(jì)中，為了降低共模干擾采取差分信號(hào)形式，在靠近終端負(fù)載通過(guò)差分信號(hào)轉(zhuǎn)單端信號(hào)形式驅(qū)動(dòng)負(fù)載，以提高信號(hào)走線過(guò)程的共模抑制能力。

2)濾波設(shè)計(jì)。

FPGA模塊產(chǎn)生的數(shù)字正弦波激勵(lì)信號(hào)，由于數(shù)據(jù)截?cái)?，信?hào)中將含有豐富的高頻諧波，經(jīng)DAC數(shù)模轉(zhuǎn)換電路輸出后，信號(hào)的雜散范圍大，本系統(tǒng)總在DAC后級(jí)級(jí)聯(lián)低通成型濾波器以消除DAC產(chǎn)生鏡像頻信號(hào)和DDS產(chǎn)生的高頻諧波信號(hào)。

本系統(tǒng)采用了雙7階契比雪夫II型差分低通濾波器來(lái)實(shí)現(xiàn)該功能，其中DAC輸出后級(jí)、ADC輸入前級(jí)各分配7階，其設(shè)計(jì)指標(biāo)：通帶30 MHz，阻帶50 MHz，阻帶衰減80 dB，帶內(nèi)紋波系數(shù)0.1 dB，電路中采用高品質(zhì)的阻抗元件，電感采用繞線電感以保證頻率特性和精度要求。

4 LCR軟件設(shè)計(jì)

LCR測(cè)量系統(tǒng)軟件包括三部分組成：DSP、FPGA和上位機(jī)軟件。其中FPGA軟件主要完成內(nèi)部數(shù)字正交振蕩信號(hào)NCO波形信號(hào)發(fā)生、數(shù)字信號(hào)與采集激勵(lì)信號(hào)的數(shù)字混頻，完成混頻信號(hào)的抽取、濾波及整形，實(shí)現(xiàn)對(duì)各個(gè)接口模塊的控制與通訊；DSP軟件主要完成經(jīng)FPGA數(shù)字下變頻后的低速信號(hào)進(jìn)行二次浮點(diǎn)計(jì)算處理，及各個(gè)狀態(tài)量產(chǎn)生與控制；上位機(jī)主要實(shí)現(xiàn)人機(jī)交互及數(shù)據(jù)的存儲(chǔ)等功能。上位機(jī)系統(tǒng)軟件流程圖可簡(jiǎn)單描述如圖9所示。

圖9 LCR測(cè)量系統(tǒng)上位機(jī)軟件流程

圖10 LCR測(cè)量系統(tǒng)上位機(jī)軟件操作界面

5 試驗(yàn)與分析

為了驗(yàn)證系統(tǒng)的可行性，采用在相同試驗(yàn)條件下的標(biāo)準(zhǔn)電容器進(jìn)行試驗(yàn)比對(duì)，其中標(biāo)準(zhǔn)電容器為安捷倫公司的16 380系列，電容容值分別為：10 pF、100 pF、1000 pF、0.01 μF。經(jīng)過(guò)測(cè)量校準(zhǔn)后，在75 kHz條件下容值分別為：10.001 pF、100.01 pF、1 000.2 pF、0.01001 μF；在1 MHz條件下容值分別為：10.001 pF、100.01 pF、1 000.1 pF、0.01002 μF。

表1 LCR阻抗測(cè)試儀在75 kHz下驗(yàn)證結(jié)果

表2 LCR阻抗測(cè)試儀在1 MHz下驗(yàn)證結(jié)果

分析上述試驗(yàn)數(shù)值，結(jié)果表明利用數(shù)字矢量伏安法可以得到很好的測(cè)量精度，基本在0.1%以下，很好地驗(yàn)證了上述提出方法的可行性。

6 結(jié)論

論文基于數(shù)字化的矢量伏安法阻抗測(cè)量方案，以數(shù)字信號(hào)處理替代傳統(tǒng)模擬電路功能，提高了數(shù)字信號(hào)處理的靈活性，基于FPGA+DSP的靈活結(jié)構(gòu)，可最大程度解決阻抗測(cè)試的自動(dòng)測(cè)試、快速測(cè)試等實(shí)質(zhì)問(wèn)題，縮短了硬件開(kāi)發(fā)周期和研發(fā)成本。

[1]Texas Instruments, Inc. TMS320C6713B Floating Point Digital Signal Processor Data Sheet[Z]. 2007.

[2]Xilinx, Inc. Spartan-6 FPGA Data Sheet:Spartan-6 Family Overview DS160 (v2.0) Product Specification[Z]. October 25, 2011.

[3]Xilinx, Inc. Spartan-6 FPGA Data Sheet: DC and Switching Characteristics DS162 (v3.0)[Z]. October 17, 2011.

[4]Samsung Electronics, Inc. K4S511632D Data Sheet[Z].July. 2002.

[5]Silicon Storage Technology, Inc. SST29VF040 Data Sheet Rev15 S71160-15-000[Z].

[6]Analog Devices, Inc. AD9741 /AD9743 /AD9745 / AD9746 /AD9747 Data Sheet[Z].2014.

[7]Analog Devices, Inc. AD9642 Data Sheet Rev. A[Z].2014.

[8]Analog Devices, Inc. ADM3202/ADM3222/ADM1385 Data Sheet REV. A[Z]. 2000.