周冉冉 王永

摘要：兩點(diǎn)調(diào)制是近年來(lái)鎖相環(huán)芯片研究的熱點(diǎn)問(wèn)題，是一種解決調(diào)制帶寬限制、實(shí)現(xiàn)全通傳輸?shù)挠行路椒ā榱俗寣W(xué)生深入理解鎖相環(huán)兩點(diǎn)調(diào)制的工作機(jī)理，本實(shí)驗(yàn)首先對(duì)鎖相環(huán)進(jìn)行Verilog-A行為級(jí)建模，以幫助學(xué)生快速了解鎖相環(huán)的動(dòng)態(tài)鎖定過(guò)程。在此基礎(chǔ)上，通過(guò)進(jìn)一步利用兩點(diǎn)調(diào)制的方式實(shí)現(xiàn)二進(jìn)制頻移鍵控，讓學(xué)生理解增益匹配的重要性和兩點(diǎn)調(diào)制鎖相環(huán)的系統(tǒng)設(shè)計(jì)方法。整個(gè)實(shí)驗(yàn)設(shè)計(jì)由淺入深地涵蓋了兩點(diǎn)調(diào)制鎖相環(huán)的系統(tǒng)設(shè)計(jì)及電路實(shí)現(xiàn)，有效地幫助學(xué)生對(duì)集成電路芯片設(shè)計(jì)前沿知識(shí)的理解和掌握。

關(guān)鍵詞：鎖相環(huán)；Verilog-A；兩點(diǎn)調(diào)制；二進(jìn)制頻移鍵控

中圖分類號(hào)：TN402 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2018）09-0101-03

隨著集成電路技術(shù)的快速發(fā)展，射頻無(wú)線通信系統(tǒng)在人們的生活中得到廣泛的應(yīng)用，以手機(jī)射頻芯片、北斗導(dǎo)航芯片、物聯(lián)網(wǎng)芯片為代表的射頻通信專用芯片已成為現(xiàn)代集成電路的研究熱點(diǎn)之一。作為時(shí)鐘產(chǎn)生和恢復(fù)電路的核心部件，鎖相環(huán)（Phase-Locked Loop， PLL）在射頻電路中占有重要的地位[1-3]。了解和掌握鎖相環(huán)的性能指標(biāo)和設(shè)計(jì)方法，已成為一名射頻集成電路工程師必備的專業(yè)技能。

山東大學(xué)微電子學(xué)院開(kāi)設(shè)了射頻集成電路設(shè)計(jì)研究生專業(yè)課，設(shè)計(jì)了基于Verilog-A的鎖相環(huán)兩點(diǎn)調(diào)制綜合實(shí)驗(yàn)，對(duì)鎖相環(huán)進(jìn)行行為級(jí)快速仿真，解決了晶體管級(jí)鎖相環(huán)電路仿真慢的問(wèn)題，為兩點(diǎn)調(diào)制鎖相環(huán)電路的系統(tǒng)指標(biāo)確定提供了便捷的方法。最終的環(huán)路仿真結(jié)果表明，該實(shí)驗(yàn)可以準(zhǔn)確地模擬鎖相環(huán)兩點(diǎn)調(diào)制特性，有助于學(xué)生學(xué)習(xí)理解鎖相環(huán)的工作原理，掌握鎖相環(huán)的設(shè)計(jì)方法。

1 鎖相環(huán)實(shí)驗(yàn)設(shè)計(jì)

鎖相環(huán)綜合實(shí)驗(yàn)設(shè)計(jì)的內(nèi)容是，采用Verilog-A對(duì)電荷泵鎖相環(huán)進(jìn)行行為級(jí)建模和瞬態(tài)仿真，幫助學(xué)生理解鎖相環(huán)的動(dòng)態(tài)鎖定過(guò)程；通過(guò)相位調(diào)制的方式實(shí)現(xiàn)二進(jìn)制頻移鍵控（BFSK），幫助學(xué)生理解兩點(diǎn)調(diào)制的設(shè)計(jì)方法和增益匹配的重要性。鎖相環(huán)系統(tǒng)設(shè)計(jì)采用自上而下（Top-Down）的設(shè)計(jì)方法，根據(jù)系統(tǒng)參數(shù)確定每一個(gè)模塊的設(shè)計(jì)參數(shù)，具體設(shè)計(jì)步驟如下：

（1）定義系統(tǒng)設(shè)計(jì)指標(biāo)。在實(shí)驗(yàn)中根據(jù)2.4 GHz藍(lán)牙芯片系統(tǒng)的要求來(lái)確定系統(tǒng)指標(biāo)，如表1所示。（2）根據(jù)電荷泵鎖相環(huán)的數(shù)學(xué)模型確定壓控振蕩器（VCO）的增益KVCO、分頻器整數(shù)和小數(shù)部分的分頻比、環(huán)路濾波器的濾波帶寬等參數(shù)。（3）對(duì)鎖相環(huán)模塊進(jìn)行行為級(jí)建模，分別搭建整數(shù)型和小數(shù)型鎖相環(huán)環(huán)路，對(duì)鎖相環(huán)進(jìn)行瞬態(tài)仿真，研究環(huán)路的時(shí)域動(dòng)態(tài)鎖定過(guò)程。（4）在第三步的基礎(chǔ)上，從差分積分調(diào)制器調(diào)制器（DSM）和VCO兩點(diǎn)加入基帶信號(hào)，實(shí)現(xiàn)BFSK調(diào)制，觀察輸出信號(hào)的時(shí)域和頻域特性。（5）實(shí)驗(yàn)結(jié)果分析和撰寫(xiě)實(shí)驗(yàn)報(bào)告。

2 鎖相環(huán)系統(tǒng)參數(shù)確定

鎖相環(huán)路本質(zhì)上是一個(gè)相位負(fù)反饋?zhàn)詣?dòng)控制系統(tǒng)[4-6]，如圖1所示，一個(gè)典型的電荷泵鎖相環(huán)包括鑒頻鑒相器（PFD）、電荷泵（CP）、環(huán)路濾波器、VCO和分頻器等模塊，其開(kāi)環(huán)增益可以表示為[7]：

實(shí)驗(yàn)中，首先要根據(jù)設(shè)計(jì)指標(biāo)確定鎖相環(huán)參數(shù)。主要的系統(tǒng)參數(shù)包括：（1）VCO壓控增益KVCO；（2）電荷泵電流ICP；（3）分頻比；（4）濾波器帶寬特性。

2.1 壓控振蕩器壓控增益KVCO

典型的BFSK調(diào)制如圖2所示[8]。對(duì)于表1定義的BFSK信號(hào)，當(dāng)發(fā)送“1”時(shí)，輸出頻率為2.41GHz；當(dāng)發(fā)送“0”時(shí)，輸出頻率為 2.39GHz。實(shí)際設(shè)計(jì)中，由于非理想因素，VCO的調(diào)頻曲線在壓控區(qū)間（0V-1V）不是一條理想線性曲線。為了加快調(diào)頻鎖定速度，選取中值電壓0.5V左右調(diào)頻曲線線性度較好的一段用于壓控調(diào)頻：當(dāng)輸入電壓為0.5V時(shí)，輸出頻率為2.4GHz；當(dāng)輸入控制電壓為0.42-0.58V時(shí)，覆蓋2.39-2.41GHz的頻率范圍。由此VCO的頻率壓控增益為：

2.2 環(huán)路分頻比

鎖相環(huán)輸入頻率與輸出頻率的關(guān)系為：

fVCO=fref·N （3）

由表1可知，輸入?yún)⒖碱l率為48MHz，輸出頻率為2.39- 2.41GHz，對(duì)應(yīng)的分頻比為49.7917-50.2083，分頻器包括整數(shù)分頻和小數(shù)分頻部分。為了解決分頻比的整數(shù)部分不是一個(gè)固定的數(shù)值的問(wèn)題，先將輸出信號(hào)進(jìn)行4分頻，然后進(jìn)行分頻比為12.f的小數(shù)分頻。當(dāng)輸出頻率為2.4GHz時(shí)，小數(shù)部分分頻比為0.5；當(dāng)輸出頻率為2.39GHz時(shí)，小數(shù)部分分頻比為0.44792；當(dāng)輸出頻率為2.41GHz時(shí)，小數(shù)部分分頻比為0.55208。

2.3 電荷泵和低通濾波器設(shè)計(jì)

在圖1所示電路中，C1C2，由公式（1）可以得到的鎖相環(huán)帶寬表達(dá)式為：

BW= （4）

環(huán)路濾波器引入一個(gè)零點(diǎn)ωz=1/RC1，一個(gè)極點(diǎn)ωp=1/RC2。為了環(huán)路的穩(wěn)定，取ωz=0.2·BW，ωp=3·BW。在設(shè)計(jì)電荷泵電流時(shí)，雖然較大的電荷泵電流能有效提高環(huán)路增益，但也要求較大的濾波電容。因此，電荷泵電流的選擇要綜合考慮環(huán)路穩(wěn)定性和面積的折中，對(duì)于確定的環(huán)路帶寬，電荷泵電流和環(huán)路濾波器電阻成反比，與電容成正比。在實(shí)驗(yàn)中，選取ICP=40μA，R=20kΩ，可以得到鎖相環(huán)帶寬為BW≈317kHz。由此可以推算，電容取值為C1=150pF， C2=8pF。

2.4 兩點(diǎn)調(diào)制中的增益匹配

通過(guò)鎖相環(huán)結(jié)構(gòu)實(shí)現(xiàn)BFSK調(diào)制，最直接的方法是改變分頻比或者VCO控制電壓。如果基帶信號(hào)通過(guò)DSM加入進(jìn)行單點(diǎn)調(diào)制，反應(yīng)到鎖相環(huán)的輸出端呈現(xiàn)出低通特性，高頻調(diào)制信號(hào)無(wú)法線性地傳輸?shù)捷敵龆?；如果基帶信?hào)通過(guò)VCO加入進(jìn)行單點(diǎn)調(diào)制，反應(yīng)到鎖相環(huán)的輸出端呈現(xiàn)高通特性，低頻調(diào)制信號(hào)無(wú)法線性地傳輸?shù)捷敵龆恕?/p>

兩點(diǎn)調(diào)制方法可以有效破除鎖相環(huán)帶寬的限制，實(shí)現(xiàn)鎖相環(huán)信號(hào)的全通調(diào)制。如圖3所示，在DSM和VCO兩點(diǎn)注入基帶信號(hào)，通過(guò)調(diào)整高通支路和低通支路的增益實(shí)現(xiàn)增益匹配，從而實(shí)現(xiàn)鎖相環(huán)的全通特性。高通支路經(jīng)過(guò)一個(gè)可調(diào)增益Khp注入到VCO輸入端，低通支路通過(guò)一個(gè)可調(diào)增益Klp注入到DSM，低通濾波器（LPF）傳輸函數(shù)為Hlpf（s），Kpd為電荷泵增益，那么傳輸函數(shù)Htpm（s）為：

Htpm（s）= （5）

要想實(shí)現(xiàn)全通特性，傳輸函數(shù)必須滿足：

KhpKVCO=1 （6）

假設(shè)基帶信號(hào)s（t）為數(shù)據(jù)率為500kb/s的偽隨機(jī)碼序列，通過(guò)符號(hào)轉(zhuǎn)換，并與調(diào)頻指數(shù)βm相乘得到最大頻偏，那么輸出頻率可以通過(guò)式（7）和式（8）兩種形式表示：

fo=fc+KhpKVCOβmfmsgn（s（t）-0.5） （7）

fo=fc+4frefKlpβmfmsgn（s（t）-0.5） （8）

其中，Δf=βm fm，代表最大頻偏，sgn（n）代表符號(hào)函數(shù)，結(jié)合式（6-8），低通支路和高通支路的增益必須滿足：

4frefKlp=KhpKVCO （9）

3 鎖相環(huán)Verilog-A行為級(jí)建模

利用數(shù)學(xué)模型和參數(shù)計(jì)算的結(jié)果直接進(jìn)行電路設(shè)計(jì)、進(jìn)而驗(yàn)證鎖相環(huán)系統(tǒng)參數(shù)的方法設(shè)計(jì)周期長(zhǎng)、迭代效率低。對(duì)于數(shù)模混合集成電路系統(tǒng)，采用Verilog-A行為描述語(yǔ)言對(duì)鎖相環(huán)電路模塊進(jìn)行建模是系統(tǒng)設(shè)計(jì)的較優(yōu)選擇[9]。

Verilog-A是一個(gè)Verilog-AMS數(shù)?；旌闲盘?hào)設(shè)計(jì)語(yǔ)言中模擬電路行為級(jí)描述的子模塊[10]，應(yīng)用Verilog-A可以對(duì)各種模擬系統(tǒng)進(jìn)行行為級(jí)描述，方便快捷地確定系統(tǒng)方案的可行性。應(yīng)用Verilog-A語(yǔ)言編寫(xiě)鎖相環(huán)系統(tǒng)各個(gè)子電路的行為級(jí)模型[11-12]，直流電壓源、時(shí)鐘信號(hào)源、電阻、電容等器件采用Cadence的analogLib庫(kù)中的器件模型，完成系統(tǒng)搭建。最終的行為級(jí)鎖相環(huán)仿真環(huán)路如圖4所示。

4 實(shí)驗(yàn)結(jié)果

對(duì)圖4搭建的電路進(jìn)行瞬態(tài)仿真，在不加入基帶信號(hào)的情況下，觀察鎖相環(huán)的鎖定過(guò)程，VCO輸入控制電壓VC和電容C1電壓VC1的瞬態(tài)波形如圖5所示。隨著時(shí)間推移，當(dāng)仿真進(jìn)行到10s時(shí)，VC和VC1都穩(wěn)定在0.5V，此時(shí)鎖相環(huán)頻率鎖定在2.4GHz。

在此基礎(chǔ)上，在鎖相環(huán)工作10s后，加入500kb/s的基帶信號(hào)，實(shí)現(xiàn)BFSK調(diào)制。此時(shí)，VC和VC1的瞬態(tài)波形如圖6所示。加入基帶信號(hào)后，基帶信號(hào)反應(yīng)在VCO控制電壓的變化上，從而引起震蕩頻率的變化，而此時(shí)鎖相環(huán)的鎖定狀態(tài)并沒(méi)有因?yàn)榛鶐盘?hào)的加入而發(fā)生變化。圖7所示給出了基于鎖相環(huán)兩點(diǎn)調(diào)制的BFSK信號(hào)輸出頻譜。可見(jiàn)，在2.39GHz和2.41GHz處有兩條清晰的譜線，滿足最大頻偏為10MHz的設(shè)計(jì)要求。

5 結(jié)語(yǔ)

鎖相環(huán)綜合實(shí)驗(yàn)分析了鎖相環(huán)的數(shù)學(xué)模型和參數(shù)選擇的依據(jù)，采用Verilog-A語(yǔ)言對(duì)兩點(diǎn)調(diào)制鎖相環(huán)電路模塊進(jìn)行了行為級(jí)建模，并對(duì)環(huán)路進(jìn)行了瞬態(tài)仿真。實(shí)驗(yàn)表明，設(shè)計(jì)滿足指標(biāo)要求，為晶體管級(jí)設(shè)計(jì)和物理版圖實(shí)現(xiàn)提供有力的設(shè)計(jì)基礎(chǔ)。整個(gè)實(shí)驗(yàn)系統(tǒng)地涵蓋了鎖相環(huán)兩點(diǎn)調(diào)制的關(guān)鍵知識(shí)和設(shè)計(jì)方法，對(duì)于將來(lái)從事射頻集成電路設(shè)計(jì)和頻率時(shí)鐘電路設(shè)計(jì)的同學(xué)有較大的幫助。

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