， ，

(1.武漢大學 電子信息學院，湖北 武漢 430072；2.武漢紡織大學 電子與電氣工程學院，湖北 武漢 430200 )

在現(xiàn)代雷達、遙測與電子偵察領域中，寬帶頻譜分析是不可或缺的一部分.在這些高實時性應用場景中，接收機的采集和處理速度是衡量系統(tǒng)性能的重要指標.信道化接收機因具有高靈敏度、大動態(tài)范圍、并行處理和大量信息實時處理等優(yōu)點而得到廣泛應用.常見的信道化接收機基于低通濾波器組結構，各個信道并行處理，互相并聯(lián)，但每個信道本身的抽取濾波等計算過程仍舊是串行的，無法滿足更高的實時性要求.Fields等將多相濾波技術應用于信道化接收機中[1-2]，相比于低通濾波器結構的信道化接收機在實時性上得到了改善.

該方案以實際科研項目中對1.7～2.7 GHz的寬頻帶高實時性頻譜分析需求為背景，采用了多相濾波結構提高寬帶頻譜分析的實時性，并從資源消耗的角度對此多相濾波結構與多路并行載波的產(chǎn)生進行了結構優(yōu)化與資源平衡，在基于FPGA的硬件平臺上實現(xiàn)了2.621 44 GSPS采樣速率的信道化接收機與寬帶頻譜分析的設計，具有很強的可行性和工程實踐性.

1 硬件平臺與系統(tǒng)方案設計

硬件平臺分為采集和傳輸兩部分，寬帶采集板將A/D轉換器采集到的寬帶信號進行信道化處理和多相抽取濾波，處理后的數(shù)據(jù)緩存到DDR3，通過千兆網(wǎng)板傳給上位機進行頻譜拼接與測量顯示.該方案整體結構框圖如圖1所示.

圖1 系統(tǒng)整體結構框圖Fig.1 Overall structure diagram of the system

FPGA采用Xilinx公司的Kintex-7系列XC7K325t.XC7K325t擁有203 800個LUT，840個DSP48E1s，合理利用DSP48E1s資源能極大緩解邏輯資源的壓力.同時，內(nèi)部還有890個RAMB18和445個RAMB36，存儲資源非常豐富，可以滿足并行載波、多相分解與信道化算法的需求.A/D轉換器選用TI公司的ADC083000.ADC083000是一款單通道、低功耗和高性能的CMOS模數(shù)轉換器件，采樣精度8 bit，最高采樣率能達到3.4 GSPS.ADC083000有一個1∶4多路分解器將采集到的數(shù)據(jù)分解為4路LVDS數(shù)據(jù)，輸出速率降為采樣率的1/4，數(shù)據(jù)可以設置成單沿和雙沿有效，理論有效位數(shù)能達到7.0 bit，因此，這款A/D滿足1.7～2.7 GHz頻譜分析帶寬需求.

該設計需求的瞬時檢測帶寬為1 000 MHz，考慮到硬件平臺的資源情況，劃分5個子信道，每個子信道分析帶寬為200 MHz，輸入數(shù)據(jù)頻率范圍為1.7～2.7 GHz，則5個子信道的中心頻率如表1所示.

表1子信道劃分方案與各子信道中心頻率

Table 1 Sub-channel classification scheme and center frequency of different sub-channels GHz

由帶通采樣定理，前端A/D的采樣率不能低于帶寬的兩倍，即2 GSPS.為了減少盲區(qū)，將每個子信道檢測的頻譜范圍增加到320 MHz，每個子信道做32 768點FFT運算，頻率分辨力為10 kHz，子信道頻譜拼接時僅取各子信道中心頻率左右100 MHz，將5個子信道拼接后即可得到全頻帶頻譜.基于此，將A/D轉換器采樣率定為2.621 44 GSPS.

2 多相濾波與并行載波設計方法

在寬帶信號的信道化接收和頻譜分析應用場景中，對系統(tǒng)的實時性要求很高.傳統(tǒng)的內(nèi)插與抽取濾波器是串行計算的結構，時間開銷較大，實時性上無法得到保證.基于FPGA并行計算的特點[3]，對FIR抽取濾波器采取多相分解進行結構優(yōu)化，用面積換取速度，有效提升了系統(tǒng)的實時性[4-5].

FIR濾波器的直接二型轉置結構[6-7]如圖2所示.

圖2 FIR直接二型轉置結構Fig.2 Transpose structure of FIR direct two-shape

對此結構進行多相分解，實現(xiàn)結構優(yōu)化.設FIR濾波器系數(shù)為h(0)，h(1)，h(2)，…，h(n)，輸入濾波器的數(shù)據(jù)為x(0)，x(1)，x(2)，…，x(n)，對于輸出y(0)，y(1)，y(2)，…，y(n)的結果可以用表2表示.

表2 FIR濾波器輸出結果Table 2 Output results of FIR filter

設FIR濾波器階數(shù)為15，將其系數(shù)分成4組，第1組為h(0)，h(4)，h(8)，h(12)，第2組為h(1)，h(5)，h(9)，h(13)，第3組為h(2)，h(6)，h(10)，h(14)，第4組為h(3)，h(7)，h(11)，h(15).將高速A/D采集的數(shù)據(jù)并行分為4路，第1路數(shù)據(jù)為x(0)，x(4)，x(8)，…，x(4n-4)；第2路數(shù)據(jù)為x(1)，x(5)，x(9)，…，x(4n-3)；第3路數(shù)據(jù)為x(2)，x(6)，x(10)，…，x(4n-2)；第4路數(shù)據(jù)為x(3)，x(7)，x(11)，…，x(4n-1)；可得到y(tǒng)(0)表達式為

y(0)=x(0)h(0)+x(4)h(4)+…+x(12)h(12)+

x(1)h(1)+x(5)h(5)+…+x(13)h(13)+

x(2)h(2)+x(6)h(6)+…+x(14)h(14)+

x(3)h(3)+x(7)h(7)+…+x(15)h(15)

(1)

y(1)表達式為

y(1)=x(1)h(0)+x(5)h(4)+…+x(13)h(12)+

x(2)h(1)+x(6)h(5)+…+x(14)h(13)+

x(3)h(2)+x(7)h(6)+…+x(15)h(14)+

x(4)h(3)+x(8)h(7)+…+x(16)h(15)

(2)

令H(0)=h(0)+h(4)+h(8)+h(12)，H(1)=h(1)+h(5)+h(9)+h(13)，H(2)=h(2)+h(6)+h(10)+h(14)，H(3)=h(3)+h(7)+h(11)+h(15)，X(0)=x(0)+x(4)+x(8)+x(12)，X(1)=x(1)+x(5)+x(9)+x(13)，X(n)=x(n)+x(n+4)+x(n+8)+x(n+12)，定義一種運算“**”，使得

X(n)**H(n)=x(n)h(n)+x(n+4)h(n+4)+
x(n+8)h(n+8)+x(n+12)h(n+12)

(3)

則y(0)可表示為

y(0)=X(0)**H(0)+X(1)**H(1)+
X(2)**H(2)+X(3)**H(3)

(4)

相應地，y(1)可表示為

y(1)=X(1)**H(0)+X(2)**H(1)+
X(3)**H(2)+X(4)**H(3)

(5)

式中X(4)為X(0)延時一個時鐘周期得到.由此可得到多相濾波后y(n)的輸出表達式為

y(n)=X(n)**H(0)+X(n+1)**H(1)+
X(n+2)**H(2)+X(n+3)**H(3)

(6)

四路多相分解FIR結構相較于串行FIR結構雖然在資源消耗上增加了2倍，但其較高的運算效率是串行FIR結構所無法實現(xiàn)的.將多相濾波FIR結構推廣到N階，將FIR濾波器分為M組，設Q=N/M為整數(shù)，則其沖激響應為

(7)

在數(shù)字信號處理中，為了減少后續(xù)數(shù)據(jù)處理的壓力，使得系統(tǒng)能以較低速率的時鐘正常運行，最大程度降低硬件時序設計難度，通常對數(shù)據(jù)進行下采樣以降低數(shù)據(jù)率[8-9].在FPGA中，先將A/D采集到的信號進行正交下變頻，分別得到I路和Q路信號.I和Q路信號的多相濾波結構相同，均采用兩級濾波結構，第一級FIR濾波器的采樣率與截止頻率之比為8∶1，下抽4倍后經(jīng)過第二級FIR濾波器，第二級濾波器采樣率與截止頻率之比為4∶1，下抽2倍，得到單個子信道的多相抽取濾波后的數(shù)據(jù).多相抽取濾波結構如圖3所示.

圖3 多相抽取濾波結構Fig.3 Structure of polyphase decimation filter

第一級FIR濾波器階數(shù)為31，在FPGA中將其系數(shù)進行歸一化并量化為10 bit，如表3所示.

表3 第一級FIR量化后系數(shù)值Table 3 Coefficient value of the first-layer FIR quantization

在滿足設計精度要求的前提下，在進行FPGA設計時將計算過程中的部分系數(shù)值的乘法運算通過加法或者移位的方式來替代，節(jié)約了大量的乘法器資源.

FPGA中多路并行載波的產(chǎn)生方法通常有波表查詢法和相位旋轉法2種[10].波表查詢法主要消耗FPGA內(nèi)部存儲資源，而相位旋轉法會消耗大量乘法器和加法器，即占用FPGA內(nèi)部的邏輯資源和DSP資源.考慮到XC7K325t的FPGA內(nèi)部擁有非常充裕的存儲資源，因此選擇采用波表查詢法來生成多路并行載波.波表采用雙口ROM結構，存儲深度為2 048，同相和正交載波同時產(chǎn)生，每個載波均分為16路.并行載波生成在FPGA內(nèi)的邏輯框圖如圖4所示.

圖4 FPGA內(nèi)波表查詢法并行載波生成邏輯框圖Fig.4 Logic diagram generated by parallel carrier through wavetable inquiry method in FPGA

需要生成的載波包括1.8，2.0，2.2，2.4，2.6 GHz這5個載波，通過改變每個載波訪問波表的指針偏移量來實現(xiàn).實測波表查詢法生成載波動態(tài)范圍能達到60 dB，滿足設計需求.

3 測試結果

在Matlab和Simulink中對該寬帶子信道頻譜分析和拼接算法進行聯(lián)合仿真.

測試信號為20 MHz帶寬的QPSK調(diào)制信號，載波頻率為2.2 GHz，經(jīng)過一個比特信噪比為50 dB的AWGN信道傳輸?shù)綄拵ьl譜分析模塊.寬帶頻譜分析模塊將信號按照表1所示方案分成5個子信道，每個子信道均分成I和Q兩路進行正交下變頻與多相抽取濾波，將抽取濾波后的I和Q兩路數(shù)據(jù)重新組合成復數(shù)，進行32 768點的FFT運算，由此得到5個子信道的頻譜數(shù)據(jù).求其幅度譜，并對幅值進行歸一化，將5個子信道的頻譜拼接成1.7～2.7 GHz的全分析頻帶頻譜，即完成了寬帶頻譜分析的過程.頻譜拼接結果如圖5所示.

圖5 頻譜拼接結果Fig.5 Spectrum matching results

在頻譜拼接過程中，先對中心頻率分別為1.8，2.0，2.2，2.4，2.6 GHz的5個子信道多項抽取濾波后的數(shù)據(jù)做FFT運算，每個子信道各自頻譜如圖6所示.

圖6 5個子信道各自頻譜Fig.6 Respective frequency spectrum of five sub-channels

將算法移植到硬件平臺中，將實測的1.7～2.7 GHz全頻帶的信號頻譜顯示如圖7所示.

圖7 頻譜拼接實測結果Fig.7 Measured results of spectrum splicing

測試條件與流程為：用矢量信號源產(chǎn)生帶寬20 MHz、載波頻率為2.2 GHz的QPSK中頻調(diào)制信號，經(jīng)由A/D轉換器采集到FPGA中，經(jīng)過子信道劃分、正交下變頻與多相抽取濾波，將5個子信道抽取濾波后的I和Q路數(shù)據(jù)通過千兆以太網(wǎng)[11]傳輸?shù)交贛FC開發(fā)的配套上位機中，上位機進行后續(xù)的FFT運算和頻譜拼接及顯示.

接著由矢量信號源輸出4組正弦波與4組帶寬不同的QPSK信號對寬帶頻譜分析系統(tǒng)的動態(tài)范圍進行了測試.受限于測試信號的功率、實際A/D動態(tài)范圍和FPGA量化誤差等因素，實測動態(tài)范圍相比仿真有所下降，但仍滿足高實時性需求下的寬帶頻譜分析需求，測試結果如表4所示.

表4 硬件頻譜拼接測試數(shù)據(jù)Table 4 Test data of hardware spectrum splicing

FPGA資源消耗情況如表5所示.

表5 FPGA資源消耗統(tǒng)計Table 5 Statistics of FPGA resource consumption

4 結 論

針對實時性要求較高的應用場景下的寬帶頻譜分析技術進行了研究，設計了一個1.7～2.7 GHz的寬帶頻譜分析系統(tǒng)，為實現(xiàn)較快的運算效率，對抽取濾波器進行了多相分解，并對多相分解的結構和信道化并行載波的生成結構進行了優(yōu)化，以減少和平衡資源消耗，在FPGA中對算法進行了設計實現(xiàn)，最后將實測性能與仿真結果進行了對比，證明了該方案的可行性與有效性.該方案在頻譜監(jiān)測和電子偵察等領域有著廣泛的應用，已應用于工程實踐與科研項目中.

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