范 巍, 景為平

(南通大學(xué) 江蘇省集成電路設(shè)計(jì)重點(diǎn)實(shí)驗(yàn)室，江蘇 南通 226001)

符合ISO/IEC15693協(xié)議的專用RFID并行晶圓測(cè)試系統(tǒng)設(shè)計(jì)

范 巍, 景為平

(南通大學(xué) 江蘇省集成電路設(shè)計(jì)重點(diǎn)實(shí)驗(yàn)室，江蘇 南通 226001)

針對(duì)遵循ISO/IEC 15693協(xié)議的RFID(radio frequency identification)晶圓測(cè)試效率低下的問題，提出了一種16通道并行測(cè)試系統(tǒng)的方法，選用FPGA(field programmable gate array)作為邏輯處理器，使用并行處理的方法高效地實(shí)現(xiàn)邏輯功能；設(shè)計(jì)專用硬件測(cè)試電路，成本低、針對(duì)性強(qiáng)；采用16通道并行測(cè)試方法，大幅度提高測(cè)試效率；采用射頻耦合式測(cè)試方法，完全模擬芯片的實(shí)際工作狀態(tài)，保證測(cè)試結(jié)果與實(shí)際應(yīng)用結(jié)果一致。實(shí)際測(cè)試中，測(cè)試晶圓為8 in(203 mm)。如果采用單通道串行測(cè)試系統(tǒng)，整片測(cè)試時(shí)間為36 h；采用16通道并行測(cè)試系統(tǒng)，測(cè)試時(shí)間為2.26 h。結(jié)果表明采用16通道并行測(cè)試的方法可以節(jié)約93.8%的時(shí)間，大大提高了測(cè)試效率，縮短了測(cè)試時(shí)間。

射頻識(shí)別； 現(xiàn)場(chǎng)可編程序門陣列； 測(cè)試效率； 晶圓

0 引 言

射頻識(shí)別(Radio Frequency Identification,RFID)是一種射頻信號(hào)通過空間電磁場(chǎng)耦合進(jìn)行遠(yuǎn)距離通信、閱讀器(Reader)和標(biāo)簽(Tag)之間實(shí)現(xiàn)信息的讀(Read)和寫(Write)的數(shù)據(jù)交換，從而達(dá)到標(biāo)簽附著物品相關(guān)信息識(shí)別、寫入等目的的自動(dòng)識(shí)別技術(shù)[1]。RFID標(biāo)簽具有無需人工干預(yù)自動(dòng)識(shí)別、可集成多種傳感器、密封防水且不易損壞、存儲(chǔ)量大、識(shí)別距離長(zhǎng)、多標(biāo)簽識(shí)別等優(yōu)點(diǎn)，與早期條形碼技術(shù)相比，克服了安全性低[2]、只能讀取存儲(chǔ)信息、易破損等缺點(diǎn)，在交通、醫(yī)療、物流管理、人員管理等領(lǐng)域有巨大應(yīng)用潛力。在13.56 MB高頻頻段內(nèi)，基于ISO/IEC 15693協(xié)議的RFID技術(shù)由于其抗沖突、可讀距離遠(yuǎn)等特性而在開放式門禁、物流管理、圖書管理等領(lǐng)域有著廣泛的應(yīng)用場(chǎng)景[3-4]。

本文提出一種射頻電路測(cè)試設(shè)備的思路，主要應(yīng)用于射頻芯片電性能、邏輯功能的測(cè)試分選。高端吸放式測(cè)試分選機(jī)是一種結(jié)合光機(jī)電機(jī)的全自動(dòng)化設(shè)備，涉及到自動(dòng)控制、精密機(jī)械、計(jì)算機(jī)應(yīng)用、精密光學(xué)、系統(tǒng)工程學(xué)諸多學(xué)科領(lǐng)域[5-6]。美國(guó)、日本在該領(lǐng)域中占據(jù)了世界領(lǐng)先的地位，產(chǎn)生了Agilent、TEL這些世界一流的射頻集成電路測(cè)試設(shè)備制造企業(yè)，其專用于芯片電性能檢測(cè)的測(cè)試技術(shù)在國(guó)際中處于領(lǐng)先地位。目前國(guó)內(nèi)在該領(lǐng)域尚處起步階段，設(shè)備無論性能還是穩(wěn)定性與歐美相比還是有很大的差距。由于芯片的功能和集成度的進(jìn)一步提高，RF行業(yè)對(duì)設(shè)備性能的要求也越來越高，所以高精度、高效率、速度快是這類設(shè)備發(fā)展的必然趨勢(shì)[7]。

針對(duì)基于ISO/IEC 15693協(xié)議的RFID芯片晶圓級(jí)(wafer)測(cè)試，本文提出了一種RFID晶圓16通道并行測(cè)試方法，選用FPGA(field programmable gate array)為微控制器，搭建專用硬件測(cè)試電路，這樣可以直接利用測(cè)試機(jī)和探針臺(tái)完成晶圓測(cè)試，而無需購(gòu)買專用且昂貴的RFID晶圓測(cè)試模塊，節(jié)約大量成本。采用16路并行測(cè)試方法，相比傳統(tǒng)串行測(cè)試方法極大提高測(cè)試效率。采用射頻耦合式測(cè)試方法[8]，解決由于RFID芯片晶圓高集成度而無法在芯片上集成匹配的微型天線的問題，這種方法與傳統(tǒng)的直接耦合方法相比無需額外在芯片上引腳焊盤，節(jié)約大量芯片面積，完全模擬芯片實(shí)際工作狀態(tài)，保證測(cè)試結(jié)果與實(shí)際應(yīng)用結(jié)果一致。整套測(cè)試系統(tǒng)具有FPGA的強(qiáng)穩(wěn)定性[9]，并行處理的高效性，上位機(jī)的簡(jiǎn)單易用等優(yōu)勢(shì)，實(shí)際產(chǎn)品測(cè)試效率遠(yuǎn)高于傳統(tǒng)的串行測(cè)試系統(tǒng)[10-11]。一旦商用化將大幅度降低高頻RFID晶圓的測(cè)試成本。

1 測(cè)試系統(tǒng)的結(jié)構(gòu)

本文提出的系統(tǒng)由專用硬件測(cè)試電路、上位機(jī)模塊、16通道探卡、探針臺(tái)4部分組成。專用硬件測(cè)試電路由信號(hào)驅(qū)動(dòng)電路、功放電路、輸出濾波電路、檢波電路、濾波放大電路組成。上位機(jī)模塊采用VC++下的微軟基礎(chǔ)類庫(kù)(Microsoft Foundation Classes,MFC)框架編寫，通過RS232串口寫入要測(cè)試的邏輯向量及相應(yīng)邏輯向量對(duì)應(yīng)的測(cè)試結(jié)果。16通道探卡通過探針臺(tái)上的機(jī)械結(jié)構(gòu)與晶圓上的被測(cè)芯片(device under test，DUT)的焊盤形成物理接觸，由探卡引出射頻線連接16個(gè)獨(dú)立的天線，天線通過直接耦合的方式與測(cè)試機(jī)上16個(gè)獨(dú)立的天線對(duì)接，硬件電路負(fù)責(zé)對(duì)測(cè)試向量以及芯片返回信號(hào)進(jìn)行調(diào)制、檢波、返回FPGA進(jìn)行下一步處理。探針臺(tái)采用的日本TELTM的precio octo機(jī)型。整個(gè)測(cè)試系統(tǒng)的測(cè)試流程如下：①操作人員通過上位機(jī)調(diào)取測(cè)試向量腳本，探針臺(tái)完成初始化，完成實(shí)測(cè)晶圓裝載。②測(cè)試向量經(jīng)FPGA編碼調(diào)制后經(jīng)放大電路傳輸至天線。③芯片的接收天線接收到場(chǎng)強(qiáng)信號(hào)被激活，開始工作。④芯片返回?cái)?shù)據(jù)，天線通過耦合把芯片返回?cái)?shù)據(jù)送至檢波放大電路進(jìn)行處理。⑤處理完的副載波信號(hào)送至FPGA處理。⑥FPGA將芯片測(cè)試結(jié)果發(fā)送上位機(jī)，上位機(jī)利用GPIB(General-Purpose Interface Bus)將數(shù)據(jù)送至探針臺(tái)。⑦探針臺(tái)根據(jù)上位機(jī)發(fā)來的結(jié)果形成 Wafer Map并顯示。系統(tǒng)結(jié)構(gòu)如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)圖

2 測(cè)試機(jī)的硬件電路設(shè)計(jì)

2.1 微控制器及外圍專用硬件電路設(shè)計(jì)

測(cè)試機(jī)的微控制器選用FPGA。傳統(tǒng)單片機(jī)在處理多通道并行情況時(shí)，由于芯片返回各通道的時(shí)間點(diǎn)不一致，導(dǎo)致單片機(jī)只能進(jìn)行串行處理，大大增加測(cè)試時(shí)間和成本。對(duì)比傳統(tǒng)單片機(jī)，F(xiàn)PGA能實(shí)現(xiàn)16通道實(shí)時(shí)并行處理。

圍繞微控制器的外圍電路主要有SRAM存儲(chǔ)電路、電源穩(wěn)壓電路、天線發(fā)送接收電路、檢波電路、濾波電路、放大電路，其功能結(jié)構(gòu)如圖2所示。

圖2 測(cè)試機(jī)結(jié)構(gòu)圖

上位機(jī)將測(cè)試向量發(fā)送到FPGA后，F(xiàn)PGA用內(nèi)部時(shí)鐘產(chǎn)生數(shù)字基帶信號(hào)和13.56 MB的載頻信號(hào)，經(jīng)調(diào)制后送入放大濾波電路。放大電路選用D類功率放大電路，使發(fā)射天線端場(chǎng)強(qiáng)達(dá)到2 A/m，滿足ISO/IEC 15693協(xié)議中規(guī)定的工作場(chǎng)強(qiáng)要求。輸出濾波為常見低通LC濾波電路[12]。

經(jīng)濾波后的信號(hào)傳送到天線端，天線經(jīng)調(diào)試后諧振頻率為13.56 MB，在諧振點(diǎn)S11參數(shù)達(dá)到1.331，具備良好的天線性能。發(fā)射端天線信號(hào)經(jīng)接收端天線耦合接受送至晶圓上的DUT，DUT通過天線的耦合獲得供電電壓，開始正常工作。

DUT返回信號(hào)經(jīng)兩個(gè)天線耦合送至測(cè)試機(jī)檢波電路。檢波電路主要由BAT54S檢波二極管構(gòu)成，檢波出來的信號(hào)送至后端二階有源巴特沃斯濾波器，有效濾除濾除423 kHz副載波調(diào)制信號(hào)以外的13.56 MB載波信號(hào)和高頻噪聲[13-14]，放大電路采用AD8616運(yùn)算放大器。能將基帶信號(hào)在2.5 V共模電平上放大至5.5 V，極大地提高檢波的準(zhǔn)確性。

在經(jīng)過4級(jí)放大后的信號(hào)通過電壓比較器MAX9142過濾掉共模電平，共模電平的選取需要根據(jù)實(shí)際電路的情況來進(jìn)行調(diào)試選取[15]。此檢波放大電路解碼性能穩(wěn)定且對(duì)小信號(hào)的解碼能力強(qiáng)，對(duì)ISO/IEC 15693協(xié)議中規(guī)定的10% ASK的副值調(diào)制方式依然有很強(qiáng)的解碼能力。設(shè)計(jì)的專用硬件電路圖如圖3、4所示。

圖3 測(cè)試機(jī)放大與發(fā)射電路圖

圖4 測(cè)試機(jī)接收與濾波電路圖

2.2 硬件電路出現(xiàn)的問題及解決方案

按照上文中提出的16通道測(cè)試機(jī)的思路搭建的硬件電路在實(shí)際測(cè)試中會(huì)出現(xiàn)干擾的問題。因?yàn)闇y(cè)試機(jī)嚴(yán)格模擬芯片實(shí)際的工作狀態(tài)，即采用天線耦合的方式來對(duì)DUT進(jìn)行測(cè)試。這樣的方法在單通道測(cè)試時(shí)沒有任何問題，而在16通道并行測(cè)試中由于相鄰?fù)ǖ谰嚯x過近會(huì)導(dǎo)致一個(gè)天線上會(huì)感應(yīng)到多個(gè)DUT的返回信號(hào)，導(dǎo)致干擾。

為此提出的解決方案是：(選用高磁導(dǎo)率的金屬鐵作為屏蔽殼體，將各通道的耦合天線分別裝在獨(dú)立的屏蔽鐵殼中，將磁場(chǎng)禁錮在鐵殼里，這樣就能切斷90%的干擾來源，減弱空間射頻信號(hào)串?dāng)_。(在高頻信號(hào)線IO口端接匹配電阻，測(cè)得S11參數(shù)達(dá)到1.331，大幅度減少信號(hào)回彈。(對(duì)由于射頻線從殼體中穿出而泄露的少部分射頻信號(hào)，補(bǔ)救措施是基于ISO/IEC 15693協(xié)議對(duì)解調(diào)出的副載波信號(hào)進(jìn)行位判斷，因?yàn)闃?biāo)簽返回的信息采用曼徹斯特編碼[13-14]，每位數(shù)據(jù)(1 bit)含有8個(gè)頻率為423 kHz占空比為1∶1的脈沖和18.88 μs的非調(diào)制時(shí)間[13-14]，如果干擾存在，一般會(huì)在非調(diào)制時(shí)間內(nèi)會(huì)出現(xiàn)小于8個(gè)的423 kHz毛刺。所以如果在1 bit的半周期內(nèi)423 kHz的脈沖數(shù)目小于8個(gè)則判定為干擾信號(hào)，解碼出來在FPGA里給它人為設(shè)成低電平。通過這樣的算法，F(xiàn)PGA在解碼時(shí)可以進(jìn)一步濾除相鄰?fù)ǖ赖母蓴_。圖5為相鄰2個(gè)通道經(jīng)過FPGA解調(diào)后的數(shù)字信號(hào)，由圖可知，相鄰?fù)ǖ罃?shù)據(jù)并沒有發(fā)生干擾，都為獨(dú)立的423 kHz信號(hào)，說明抗干擾措施有效。

圖5 相鄰?fù)ǖ赖慕庹{(diào)數(shù)據(jù)

3 測(cè)試機(jī)的軟件代碼設(shè)計(jì)

3.1 FPGA內(nèi)部硬件描述語言的設(shè)計(jì)

FPGA選用Altera公司推出的低成本Cyclone IV系列FPGA芯片EP4CE15F17C8N。該芯片內(nèi)部具有豐富的硬件資源，支持NiosII軟核處理器，PLL時(shí)鐘鎖相環(huán)及大量I/O接口，網(wǎng)絡(luò)接口等，方便后期擴(kuò)展。FPGA采用verilog進(jìn)行RTL級(jí)建模，在Altera QuartusII中綜合成實(shí)際硬件，實(shí)現(xiàn)測(cè)試向量的生成、數(shù)據(jù)的編碼、返回信號(hào)的解碼、計(jì)算測(cè)試結(jié)果并與上位機(jī)通信等功能。各通道由獨(dú)立的使能信號(hào)控制，可實(shí)現(xiàn)串行測(cè)試和任意數(shù)量(小于等于16)的并行測(cè)試。

FPGA采用簡(jiǎn)單結(jié)構(gòu)的摩爾狀態(tài)機(jī)邏輯，整個(gè)系統(tǒng)工作狀態(tài)分為復(fù)位(IDEL)、初始化(INIT)、開始測(cè)試(TEST)、等待結(jié)束(WAIT_END)、等待(WAIT)、比較結(jié)束(CMP_END)、比較(CMP)、返回測(cè)試結(jié)果(WR_RESP)、等待下次測(cè)試(WAIT_NEXT)這9個(gè)狀態(tài)，狀態(tài)跳轉(zhuǎn)圖如圖6所示。

圖6 FPGA狀態(tài)流程圖

第1步，F(xiàn)PGA上電復(fù)位，系統(tǒng)所有寄存器復(fù)位，測(cè)試機(jī)等待PC的初始化命令；第2步，PC發(fā)送初始化命令“0x00_00_00_00_XOR(所有的命令幀最后一個(gè)字節(jié)為前面所有字節(jié)的“按位異或”結(jié)果；采用XOR表示)”到串口，測(cè)試機(jī)開始初始化，初始化完畢后返回初始化結(jié)果到PC，狀態(tài)機(jī)跳轉(zhuǎn)，進(jìn)入WAIT_NEXT狀態(tài)，此時(shí)探針臺(tái)進(jìn)行定位芯片、扎針、Bin值寫；PC發(fā)送測(cè)試命令“0x09_00_00_09_XOR”至串口，狀態(tài)機(jī)跳轉(zhuǎn)至TEST狀態(tài)，F(xiàn)PGA開始內(nèi)部編碼操作：SRAM從內(nèi)部取出測(cè)試向量送至編碼模塊，16路并行的多路編碼模塊根據(jù)IOS15693協(xié)議對(duì)測(cè)試向量進(jìn)行編碼并同時(shí)輸出到各路的IO口，再經(jīng)FPGA外部射頻放大電路放大后接至天線端，通過耦合的方式與芯片進(jìn)行無線通信處理；同時(shí)，接收模塊開始工作，狀態(tài)機(jī)根據(jù)返回參數(shù)在TEST、CMP、CMP_END、WAIT、WAIT_END中跳轉(zhuǎn)，當(dāng)跳轉(zhuǎn)到CMP_END或WAIT_END狀態(tài)后，分別表示完成比較測(cè)試向量和完成等待返回結(jié)果，之后狀態(tài)機(jī)進(jìn)入WRITE_RESP狀態(tài)，此時(shí)表示一條完整測(cè)試向量測(cè)試完成并發(fā)送測(cè)試結(jié)果，狀態(tài)機(jī)進(jìn)入WAIT_NEXT狀態(tài)。FPGA使用QuartusII平臺(tái)進(jìn)行綜合和時(shí)序分析，綜合后的電路框圖如圖7所示。

3.2 上位機(jī)的設(shè)計(jì)

上位機(jī)采用C++編程，并且使用MFC編寫良好的用戶界面，其工作流程如圖7所示。①測(cè)試機(jī)上電，系統(tǒng)復(fù)位，測(cè)試機(jī)與探針臺(tái)收到上位機(jī)發(fā)來的初始化命令，進(jìn)行初始化。②在測(cè)試機(jī)程序文件夾相應(yīng)位置放入測(cè)試向量文件，測(cè)試機(jī)初始化相關(guān)寄存器、SRAM；③將晶圓放置進(jìn)探針臺(tái)的專用容器里，探針臺(tái)檢測(cè)到晶圓后自動(dòng)對(duì)準(zhǔn)晶圓上DUT的起始位置，并將16通道探卡針頭與DUT的焊墊進(jìn)行物理接觸。④點(diǎn)擊上位機(jī)軟件的測(cè)試開始按鈕，上位機(jī)發(fā)送測(cè)試命令到測(cè)試機(jī)，測(cè)試機(jī)開始工作。同時(shí)上位機(jī)通過GPIB數(shù)據(jù)接口把測(cè)試機(jī)的實(shí)時(shí)狀態(tài)數(shù)據(jù)傳輸至探針臺(tái)并在探針臺(tái)上顯示。⑤測(cè)試機(jī)將實(shí)時(shí)完成的測(cè)試結(jié)果返回至上位機(jī)，上位機(jī)接收到數(shù)據(jù)將其轉(zhuǎn)化成BIN值傳輸給探針臺(tái)，探針臺(tái)將其轉(zhuǎn)化成Wafer Map并在顯示屏上實(shí)時(shí)顯示。⑥當(dāng)整片晶圓進(jìn)行完BIN值標(biāo)記生成完整Wafer Map時(shí)，測(cè)試機(jī)向上位機(jī)返回測(cè)試完成信號(hào)并將完整Wafer Map顯示在顯示屏上。上位機(jī)邏輯流程圖如圖8所示。

圖7 綜合后的電路框圖

圖8 上位機(jī)邏輯流程圖

界面友好的上位機(jī)軟件如圖9所示。

圖9 上位機(jī)界面圖

4 測(cè)試結(jié)果分析及結(jié)論

對(duì)被測(cè)晶圓的測(cè)試步驟一共分為3步：第1步為EEPROM測(cè)試；第2步為烘箱烘烤老化測(cè)試；第3步為校驗(yàn)EEPROM及數(shù)據(jù)初始化。

實(shí)際測(cè)試中，選取8 in(203 mm)ISO/IEC 15693協(xié)議芯片的晶圓作為測(cè)試樣本。

在第1步EEPROM測(cè)試時(shí)，測(cè)試結(jié)果為：PASS 61460，F(xiàn)ail 4411，Total 65871，通過率93%,測(cè)試時(shí)間1 h 23 min。

經(jīng)過老化測(cè)試之后，校驗(yàn)EEPROM及數(shù)據(jù)初始化的測(cè)試結(jié)果為：PASS 602234,Fail 5672,Total 65906，通過率91%，測(cè)試時(shí)間為53 min。

最終晶圓測(cè)試結(jié)果：測(cè)試顆數(shù)65 906，測(cè)試時(shí)間2.26 h，測(cè)試速度為29 162顆/h。

測(cè)試結(jié)果表明，利用ISO/IEC 15693多通道晶圓測(cè)試機(jī)對(duì)13.56 MHz高頻射頻芯片晶圓樣本進(jìn)行測(cè)試的測(cè)試速度達(dá)到為29 162顆/h。如果采用單通道串行測(cè)試系統(tǒng)，整片測(cè)試時(shí)間為36 h；采用16通道并行測(cè)試系統(tǒng)，測(cè)試時(shí)間為2.26 h。即采用16通道并行測(cè)試的方法可以節(jié)約93.8%的時(shí)間，大大提高了測(cè)試效率，縮短了測(cè)試時(shí)間。專用測(cè)試機(jī)和完整測(cè)試系統(tǒng)實(shí)物如圖10、11所示。

圖10 專用測(cè)試機(jī)實(shí)物圖

圖11 整套測(cè)試系統(tǒng)實(shí)物圖

5 結(jié) 語

近年來RFID產(chǎn)業(yè)應(yīng)用前景越來越廣闊，每年市場(chǎng)消耗的RFID芯片也在巨量增長(zhǎng)，在如今芯片功能設(shè)計(jì)、制造技術(shù)成熟的條件下，芯片的產(chǎn)能正被芯片測(cè)試嚴(yán)重制約。本研究正是致力于從技術(shù)方法層面解決當(dāng)今RFID晶圓測(cè)試技術(shù)中遇到的測(cè)試效率低、良品率低等難點(diǎn)，研制射頻電路測(cè)試設(shè)備，提高測(cè)試效率，節(jié)約測(cè)試時(shí)間，降低測(cè)試成本。

未來根據(jù)本文的思路可以繼續(xù)擴(kuò)展到32通路同測(cè)、64通路同測(cè)、128通路同測(cè)甚至更多，進(jìn)一步提高測(cè)試效率。

[1] 王琰. 符合ISO/IEC15693標(biāo)準(zhǔn)的RFID測(cè)試系統(tǒng)設(shè)計(jì)[D]. 濟(jì)南：山東大學(xué)，2014.

[2] Molnar D，Wagner D．Privacy and security in library RFID：issues，practices，mad architectures[C]//Proceedings of the 1lth ACM conference on Computer and communications security．ACM，2004：210-219．

[3] 張有光，唐長(zhǎng)虹．ISO/IEC RFID技術(shù)標(biāo)準(zhǔn)概述[J]．中國(guó)標(biāo)準(zhǔn)化，2008(3)：23-26．

[4] 王春雨，管金鳳，陳燕寧，等. 基于ATE的RFID測(cè)試方法淺析[J]. 電子測(cè)試，2013(17)：82-85.

[5] 謝珺耀. 自動(dòng)探針測(cè)試速度的提高方法與實(shí)現(xiàn)途徑[J].電子工業(yè)專用設(shè)備，2000(3)：19-22.

[6] 甘 甜. 基于Teradyne J750 測(cè)試平臺(tái)的射頻芯片低成本測(cè)試方案開發(fā)及實(shí)現(xiàn)[D]. 上海:復(fù)旦大學(xué)，2010.

[7] 羅 楊. 提高探針臺(tái)測(cè)試效率的方法研究[J]. 電子工業(yè)專用設(shè)備, 2014(1):24-38.

[8] 蒙喜鵬, 林建京. 一種以應(yīng)用為導(dǎo)向的非接觸射頻卡芯片的全新測(cè)試方法[C]//第五屆 中國(guó)測(cè)試學(xué)術(shù)會(huì)議論文集· 中國(guó)蘇州.蘇州，中國(guó)， 2008：220-222.

[9] 蔡士闖,王學(xué)偉. 基于DFT的含F(xiàn)PGA電路板的測(cè)試方法研究[J]. 宇航計(jì)測(cè)技術(shù),2011,31(6):61-68.

[10] 蔡申琪. 基于RFID芯片的高同測(cè)數(shù)測(cè)試方案的研究與實(shí)現(xiàn)[D]. 上海：復(fù)旦大學(xué)，2014.

[11] 金 蘭,劉 煒,吉國(guó)凡. 基于晶圓multi-site并行測(cè)試的效率分析與研究[C]//第六屆中國(guó)測(cè)試學(xué)術(shù)會(huì)議.合肥，中國(guó)， 2010：31-35.

[12] 段潔汝. 高頻RFID測(cè)試設(shè)備硬件部分設(shè)計(jì)與實(shí)現(xiàn)[D]. 濟(jì)南：山東大學(xué)，2014.

[13] ISO/IEC 15693-2:2006 Identification cards-Contactless integrated circuit cards-Vicinity cards - Part 2: Air interface and initialization[S]. 2006.

[14] ISO/IEC 15693-3:2009 Identification cards-Contactless integrated circuit cards-Vicinity cards - Part 3: Anticollision and transmission protocol[S]. 2010.

[15] 孫克輝，熊 遷. 集成電路RFID芯片測(cè)試系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) [J]. 儀表技術(shù)與傳感器，2013(11)：44-49.

DesignofDedicatedParallelTestSystemofRFIDWaferAccordswithIOS/IEC15693Protocol

FANWei，JINGWeiping

(Jiangsu Key Laboratory of ASIC Design, Nantong University, Nantong 226001, Jiangsu, China)

Aimed at solving the low efficiency problem of the tests of RFID wafer based on ISO/IEC 15693 protocol, the author came up with a method of a 16-channels parallel test system. It uses FPGA (field programmable gate array) as the MCU (microcontroller unit) and parallel method to make the logical function accurate and efficient. The dedicated hardware circuit is designed with low-cost and targeted usage. The 16-channels parallel test system can substantially improve test efficiency. This system innovatively uses method of direct coupling test technology, can completely simulate actual working condition of DUT to make sure the consistency of test results and actual results. Using 8 inches wafer as an example, the author took 36 hours finishing the work by single channel serial test system and 2.26 hours by the 16-channels parallel test system. The result shows parallel test system can save time as 93.8%, hence it greatly raises the test efficiency and reduces the test time.

radio frequency identification(RFID); field programmable gate array(FPGA); test efficiency; wafer

TN 4

A

1006-7167(2017)11-0130-05

2016-12-25

低功耗射頻識(shí)別標(biāo)簽研發(fā)(BE2013008-3)；江蘇省產(chǎn)學(xué)研聯(lián)合創(chuàng)新資金-前瞻性聯(lián)合研究項(xiàng)目(BY2013042-03)

范 巍(1991-)，男，江蘇南通人，碩士研究生，研究方向?yàn)閿?shù)字集成電路設(shè)計(jì)和測(cè)試。

Tel.：18962933052;E-mail：ntsimin@163.com

景為平(1954-)，男，江蘇南通人，碩士，研究員、博士生導(dǎo)師，研究方向?yàn)閿?shù)?；旌想娐吩O(shè)計(jì)。

Tel.：13906294039;E-mail：13906294039@163.com