楊菊瑾

（中國電子科技集團(tuán)公司第四十七研究所，沈陽110032）

基于抗靜電設(shè)計的集成電路可靠性技術(shù)研究

楊菊瑾

（中國電子科技集團(tuán)公司第四十七研究所，沈陽110032）

集成電路工藝發(fā)展到深亞微米階段,器件的物理尺寸日益減小,芯片的可靠性設(shè)計面臨的問題越來越復(fù)雜。為縮短研制周期，節(jié)約成本，應(yīng)在電路設(shè)計時就考慮可靠性問題。ESD是CMOS電路中最為常見的失效機(jī)理之一，嚴(yán)重的會造成電路自我燒毀。概述了集成電路的可靠性設(shè)計，介紹了CMOS集成電路ESD保護(hù)的必要性，分析了ESD的失效機(jī)理，研究了在CMOS電路中幾類常見的ESD保護(hù)方法，分析了各種保護(hù)方式的原理和特點。

可靠性；靜電放電；ESD保護(hù)電路；集成電路工藝；晶閘管；柵接地場效應(yīng)管

1 引言

隨著集成電路制造工藝水平的提高，集成電路器件的特征尺寸不斷縮小，芯片集成度持續(xù)提高，先進(jìn)的工藝對集成電路設(shè)計而言是一個福音，但芯片的可靠性問題也日益嚴(yán)峻。ESD作為集成電路可靠性分析中的一個主要失效機(jī)理,其引起的損傷已經(jīng)成為當(dāng)前CMOS集成電路的致命威脅,ESD設(shè)計及失效分析也已成為集成電路可靠性研究的重要課題之一。

2 集成電路可靠性設(shè)計介紹

可靠性的定義是系統(tǒng)或元器件在規(guī)定條件下和規(guī)定時間內(nèi)完成規(guī)定的能力。集成電路的可靠性設(shè)計是在產(chǎn)品研制的全過程中，以預(yù)防為主、加強(qiáng)系統(tǒng)管理的思想為指導(dǎo)，從線路設(shè)計、版圖設(shè)計、工藝設(shè)計、封裝結(jié)構(gòu)設(shè)計、評價試驗設(shè)計、原材料選用、軟件設(shè)計等方面，采取各種有效措施，力爭消除或控制半導(dǎo)體集成電路在規(guī)定條件下和規(guī)定時間內(nèi)可能出現(xiàn)的各種失效模式，從而在性能、費用、時間（研制、生產(chǎn)周期）因素綜合平衡的基礎(chǔ)上，實現(xiàn)半導(dǎo)體集成電路產(chǎn)品規(guī)定的可靠性指標(biāo)。

集成電路的可靠性設(shè)計可大致分為線路可靠性設(shè)計和版圖可靠性設(shè)計兩類[1]。

2.1 線路可靠性設(shè)計

線路可靠性設(shè)計是在完成功能設(shè)計的同時，著重考慮所設(shè)計的集成電路對環(huán)境的適應(yīng)性和功能的穩(wěn)定性。半導(dǎo)體集成電路的線路可靠性設(shè)計是根據(jù)電路可能存在的主要失效模式，盡可能在線路設(shè)計階段對原功能設(shè)計的集成電路網(wǎng)絡(luò)進(jìn)行修改、補(bǔ)充、完善，以提高其可靠性。

2.2 版圖可靠性設(shè)計

版圖可靠性設(shè)計是按照設(shè)計好的版圖結(jié)構(gòu)由平面圖轉(zhuǎn)化成全部芯片工藝完成后的三維圖像，根據(jù)工藝流程按照不同結(jié)構(gòu)的晶體管（雙極型或MOS型等）可能出現(xiàn)的主要失效模式來審查版圖結(jié)構(gòu)的合理性。

可靠性設(shè)計技術(shù)分類方法很多，這里以半導(dǎo)體集成電路所受應(yīng)力不同造成的失效模式與機(jī)理為線索來分類，將半導(dǎo)體集成電路可靠性設(shè)計技術(shù)分為：

（1）耐電應(yīng)力設(shè)計技術(shù)：包括抗電遷移設(shè)計、抗閂鎖效應(yīng)設(shè)計、防靜電放電設(shè)計和防熱載流子效應(yīng)設(shè)計；

（2）耐環(huán)境應(yīng)力設(shè)計技術(shù)：包括耐熱應(yīng)力、耐機(jī)械應(yīng)力、耐化學(xué)應(yīng)力和生物應(yīng)力；

（3）穩(wěn)定性設(shè)計技術(shù)：包括線路、版圖和工藝方面的穩(wěn)定性設(shè)計。

3 抗靜電設(shè)計

3.1 ESD的失效原理和模式

半導(dǎo)體集成電路在加工、組裝、儲存及運輸過程中，可能與帶靜電的容器、測試設(shè)備、操作人員接觸，所帶靜電會經(jīng)過器件引線放電到地，使器件受到一個持續(xù)時間雖然很短（納秒量級）但是瞬時電流/電壓很高的靜電泄漏作用，導(dǎo)致器件損傷或者失效。這就稱之為ESD損傷。

靜電放電失效可以是熱效應(yīng)，也可以是電效應(yīng)，這取決于半導(dǎo)體集成電路承受外界過電應(yīng)力的瞬間熱效應(yīng)以及器件對地的絕緣程度。若器件的某一引出端對地短路，則放電瞬間產(chǎn)生電流脈沖形成焦耳熱，使器件局部金屬互連線熔化或芯片出現(xiàn)熱斑，以致誘發(fā)二次擊穿，這就屬于熱效應(yīng)。若器件與地不接觸，沒有直接電流通路，則靜電源不是通過器件到地直接放電，而是將存貯電荷傳到器件，放電瞬間表現(xiàn)為產(chǎn)生過電壓導(dǎo)致介質(zhì)擊穿或表面擊穿，這就屬于靜電效應(yīng)[2-4]。

3.2 提高ESD能力的方式

3.2.1 從工藝方面改進(jìn)

目前從集成電路制造工藝上改進(jìn)ESD保護(hù)能力有2種方法：增加ESD注入工序和增加金屬硅化物阻擋層掩模版。這兩道工序提高了器件承受ESD的能力，但同時也增加了工藝成本。

（1）ESD注入工序（ESDImplantaition）

在亞微米工藝中，引進(jìn)了漏端輕摻雜工序（Low Do-ping Drain），見圖1（a），這步工序在源端和漏端與柵極重疊的地方生成一個輕摻雜濃度的淺結(jié)，可以降低漏端在溝道中的電場強(qiáng)度分布，從而克服因熱載子效應(yīng)（Hot Carrier Effect）所造成的器件在使用長時間后Vth漂移的問題。該淺結(jié)一般只有0.2μm左右深，形成曲率半徑比較小的尖端，靜電通過時，會在該尖端先放電引起結(jié)擊穿，導(dǎo)致熱失效。采用LDD結(jié)構(gòu)的MOS器件作輸出級，很容易被靜電擊穿，HBM測試擊穿電壓常低于1000V。

在輸入/輸出端口處的MOS器件上增加ESD注入層見圖1（b），ESD注入可以制備深結(jié)的傳統(tǒng)MOS器件，從而提高亞微米工藝下器件的ESD保護(hù)能力；在內(nèi)部電路仍然使用有LDD結(jié)構(gòu)的MOS器件。這樣在提高器件性能的同時又增加了ESD的保護(hù)能力。例如在相同的溝道寬度（W=300μm）情形下，LDD結(jié)構(gòu)的NMOS器件，其ESD防護(hù)能力只有約1000V（HBM），但ESD注入的NMOS元件，其ESD防護(hù)能力可提升到4000V。

圖1 內(nèi)部電路中和ESD保護(hù)電路中MOS結(jié)構(gòu)

另外一種ESD注入的方法是在漏結(jié)上增加一高濃度注入的P結(jié)，使形成的PN結(jié)擊穿電壓低于LDD結(jié)構(gòu)的擊穿電壓，靜電放電時，會先從該低擊穿電壓的PN結(jié)流過，而不至于在LDD尖端放電，造成損傷。這種方法不需要對MOS器件作額外處理[5]。

（2）金屬硅化物阻擋層（Silicide Blocking）

金屬硅化物阻擋層工藝增加一張掩模版定義Salicide Blocking區(qū)域，然后去除該區(qū)域的金屬硅化物，使源、漏和柵的方塊電阻值恢復(fù)到原來值，靜電放電時經(jīng)過大電阻產(chǎn)生大的壓降，同時電流減小，達(dá)到提高ESD的保護(hù)能力。增加金屬硅化物阻擋層工序，可以極大程度的提升CMOS IC輸出級的ESD保護(hù)能力，但是金屬硅化物阻擋層工序也增加了工藝復(fù)雜度，而且在去除金屬硅化物的同時，會對工藝線造成污染。

3.2.2 從器件方面改進(jìn)

在ESD沖擊發(fā)生時，ESD保護(hù)電路必須保證及時地釋放ESD能量，并且保護(hù)電路本身必須能夠承受大電流。所以ESD保護(hù)電路必須要具有較低的擊穿電壓（break down voltage）或者較快的觸發(fā)速度，形成低阻通路，并均勻地釋放ESD能量。這就對ESD器件在大電流、高電壓情況下的工作機(jī)制提出了一定要求。這些器件的工作機(jī)制與它們在正常工作狀態(tài)下的機(jī)制有很大不同，這些器件包括半導(dǎo)體電阻、傳統(tǒng)二極管（正反向）、厚氧化層（Field-oxide）器件、NMOS管[6]。

器件在不同偏壓下的特性和占用的布局面積是考核ESD器件的指標(biāo)。圖2是各種用作ESD保護(hù)器件的I-V特性圖。圖2（a）二極管正向工作電壓約在 0.8V-1.2V左右，但是反向工作電壓約在-13V-15V左右。因此，當(dāng)相同大小的ESD放電電流流經(jīng)該二極管時，在反向靜電壓下產(chǎn)生的熱量遠(yuǎn)大于正向靜電壓情形下產(chǎn)生的熱量，即二極管能承受的正向ESD電壓將遠(yuǎn)大于反向ESD電壓。

圖2（b）MOS管和圖2（c）三極管的ESD承受能力與二次崩潰點電流It2有關(guān)。當(dāng)ESD放電電流大于該器件的It2,該器件便會造成不可回復(fù)性的損傷，且二者的箝制電壓一般較大，導(dǎo)致功率較高。圖2（d）晶閘管（SCR）在正偏與反偏時工作電壓都只有1 V左右。對比4種器件可看出晶閘管的箝制電壓更低，所以功耗最小，晶閘管通過相同的電流時占用的面積也小，因此晶閘管是最理想的ESD保護(hù)器件。

圖2 ESD器件的I-V特性圖

晶閘管的一次擊穿電壓較高，約為30V-50V見圖3（a），這樣在內(nèi)部電路都被破壞后晶閘管才會導(dǎo)通釋放靜電壓，起不到對電路的保護(hù)作用，所以一般采用如圖4所示的SCR與MOS器件的組合形成低電壓觸發(fā)晶閘管（LVTSCR），MOS器件在擊穿后觸發(fā)SCR導(dǎo)通釋放靜電壓，此種組合可有效地將SCR的擊穿電壓降到10 V左右，見圖3（b），從而安全保護(hù)內(nèi)部電路。

圖3 晶閘管和低壓觸發(fā)晶閘管的I-V特性圖

圖4 LVTSCR器件的剖面圖

3.2.3 從電路方面改進(jìn)

ESD保護(hù)電路的設(shè)計目的就是要避免工作電路成為ESD的放電通路而遭到損害，保證在任意兩芯片引腳之間發(fā)生的ESD，都有適合的低阻旁路將ESD電流引入電源線。這個低阻旁路不但要能吸收ESD電流，還要能箝位工作電路的電壓，防止工作電路由于電壓過載而受損。在電路正常工作時，抗靜電結(jié)構(gòu)是不工作的，這使ESD保護(hù)電路還需要有很好的工作穩(wěn)定性，能在ESD發(fā)生時快速響應(yīng)，在保護(hù)電路的同時，抗靜電結(jié)構(gòu)自身不能被損壞，抗靜電結(jié)構(gòu)的負(fù)作用（例如輸入延遲）必須在可以接受的范圍內(nèi)，并防止抗靜電結(jié)構(gòu)發(fā)生閂鎖。

在目前先進(jìn)的工藝下,最常用的ESD保護(hù)電路結(jié)構(gòu)仍然是基于柵極接地NMOS管(GGNMOS)和柵控晶閘管(SCR)等,其中多指條MOSFET的抗ESD設(shè)計及ESD觸發(fā)均勻性問題仍然是集成電路抗ESD設(shè)計的難點和重點[7]。單管GGNMOS的抗ESD性能主要體現(xiàn)在寄生NPN管的導(dǎo)通泄流能力。圖5所示為GGNMOS及寄生NPN結(jié)構(gòu),其IV特性曲線表示在導(dǎo)通泄流的各個區(qū)域內(nèi)電流電壓的變化。

為克服大尺寸晶體管不均勻?qū)ǖ那闆r，可以利用電容耦合作用來使大尺寸晶體管的每一叉指都能均勻?qū)ā?/p>

圖5 GGNMOS截面圖及I-V特性曲線

圖6（a）利用電容耦合作用使大尺寸晶體管均勻?qū)?，NMOS的雜散電容Cgd做耦合器件，通過場氧NMOS加強(qiáng)了耦合電容的效用，當(dāng)正的ESD電壓突然出現(xiàn)在PAD上時，由于電容耦合作用NMOS柵極電壓跟著上升，故大尺寸NMOS均勻?qū)ǘM(jìn)入驟回崩潰區(qū)（snapback region），ESD放電能量便可均勻分散到每一叉指來承受，真正發(fā)揮大尺寸晶體管器件應(yīng)有的ESD防護(hù)水準(zhǔn)。

圖6（b）是電容耦合技術(shù)應(yīng)用于輸入級ESD防護(hù)電路上的一種安排，GCNMOS（Gate-Couple NMOS）是ESD電流旁通用的器件，尺寸較大，因應(yīng)用在輸入端，故其柵極需經(jīng)電阻Rg（約10 kΩ）接地，以使該GCNMOS在CMOS IC工作時是關(guān)閉的。另有一NMOS連接成電容狀Cc加強(qiáng)電容耦合作用。當(dāng)有正的ESD電壓在輸入PAD上發(fā)生時，一部分正電壓會經(jīng)由Cd與Cc耦合到GCNMOS的柵極，柵極電壓會經(jīng)由Rg放電到地去，Rg的大小會影響柵極電壓的維持（Holding）時間，GCNMOS因而可以達(dá)到均勻?qū)ǖ哪康模蕴嵘銭SD防護(hù)能力。

圖6 柵耦合ESD保護(hù)電路

4 結(jié)束語

在靜電保護(hù)的各種手段中，最主要也是最有效的方式還是在集成電路內(nèi)部電路結(jié)構(gòu)設(shè)計時加入靜電保護(hù)電路結(jié)構(gòu)。實際上，設(shè)計有效的靜電保護(hù)結(jié)構(gòu)是一個長期的、不斷發(fā)展的過程。一個好的、具有較強(qiáng)抗靜電能力的保護(hù)結(jié)構(gòu)，往往要進(jìn)行很多次重復(fù)改進(jìn)才能完成。而且，原有的一些比較成功的保護(hù)結(jié)構(gòu)，隨著器件尺寸的不斷減小以及工藝技術(shù)的改進(jìn)，其可靠性和有效性會大打折扣，因此需要不斷改進(jìn)甚至重新設(shè)計新結(jié)構(gòu)。

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Research of Reliability Technology Based on Antistatic Design

Yang Jujin
（The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 110032，China）

As the integrated circuit developing to deep-sub micron,the characteristic dimension of IC device is decreasing day by day,and the reliability design,with a lot of complex technical problems, should be considered firstly for shortening the development cycle and saving the cost.Electrostatic discharge(ESD)is one of the most common reliability issues in the integrated circuit(IC)industry,which may cause the burnout of circuits.The reliability design of IC is introduced and the necessity of ESD protection for CMOS IC and ESD failure mechanism is presented.The ESD protection methods used in CMOS IC are discussed and their features are analyzed.The electrostatic discharge protection methods and features used in deep-sub micron CMOS IC are discussed as well.

Reliability；Electrostatic discharge；ESD protection circuit；Integrated circuit technology；SCR；GGNMOS

10.3969/j.issn.1002-2279.2017.02.006

TN40

A

1002-2279-（2017）02-0022-04

楊菊瑾（1983-），女，遼寧沈陽人，工程師，主研方向：集成電路設(shè)計。

2016-06-15