張 印，李海松，韓本光

（西安微電子技術(shù)研究所 陜西 西安710065）

一種可用于LVDS接收器的高速CMOS運(yùn)放

張 印，李海松，韓本光

（西安微電子技術(shù)研究所 陜西 西安710065）

本文針對(duì)高速LVDS接收器電路，研究設(shè)計(jì)了一種高速、單位增益帶寬1.46 GHz的CMOS運(yùn)放。充分考慮LVDS的電氣特點(diǎn)，采用了高速運(yùn)放電路結(jié)構(gòu)，基于0.13 μm 1.2 V/3.3 V CMOS工藝，進(jìn)行了設(shè)計(jì)與仿真。仿真結(jié)果表明：該運(yùn)放電路可以用于實(shí)現(xiàn)LVDS接收器。

LVDS接收器；差分信號(hào)；折疊式共源共柵；高速CMOS運(yùn)放

隨著IC工藝的飛速發(fā)展，超大規(guī)模集成電路（VLSI）設(shè)計(jì)越來越傾向于高速、低功耗領(lǐng)域。芯片和系統(tǒng)的整體性能也日益受到芯片間輸入輸出接口（I/ O）電路的速度和功耗限制。而目前LVDS技術(shù)已成為高速低功耗數(shù)據(jù)傳輸領(lǐng)域的主流技術(shù)。它具有信號(hào)擺幅小、速度快、功耗低、抗共模噪聲能力強(qiáng)、電磁干擾小等優(yōu)點(diǎn)[1-3]。

LVDS接口技術(shù)的原理可簡(jiǎn)單概括為：由驅(qū)動(dòng)器（driver）將CMOS或TTL信號(hào)轉(zhuǎn)換成LVDS差分信號(hào)，并經(jīng)過互連線傳輸?shù)浇邮掌鞫?，而接收器又將差分信?hào)還原成CMOS或TTL信號(hào)。作為L(zhǎng)VDS接收器，其一般的電路實(shí)現(xiàn)結(jié)構(gòu)為CMOS運(yùn)放[4-5]。而由于LVDS技術(shù)的電氣特點(diǎn)，使得對(duì)于作為構(gòu)成接收器的運(yùn)放必然有相應(yīng)的指標(biāo)要求。

文中所設(shè)計(jì)的運(yùn)放具有軌到軌的共模輸入范圍，并具有足夠大的單位增益帶寬以滿足LVDS數(shù)據(jù)傳輸速率的要求。設(shè)計(jì)基于0.13 μm 1.2 V/3.3 V CMOS工藝。

1 運(yùn)放電路設(shè)計(jì)

運(yùn)放電路是LVDS接收器的核心部分。其重要功能是將高速、低擺幅LVDS差分信號(hào)進(jìn)行放大，并實(shí)現(xiàn)雙端差分信號(hào)到單端信號(hào)的轉(zhuǎn)換，并最終得到可供后級(jí)邏輯模塊識(shí)別的CMOS信號(hào)。 由LVDS接收器的電氣特點(diǎn)，得到作為其核心電路——運(yùn)放的相應(yīng)指標(biāo)，并以此指標(biāo)為依據(jù)提出本文所設(shè)計(jì)的運(yùn)放具體電路。

1.1 運(yùn)放設(shè)計(jì)指標(biāo)分析

由于LVDS驅(qū)動(dòng)器和接收器可能存在參考地的電勢(shì)差 Vgpd，接收器端輸入的共模電平會(huì)產(chǎn)生相對(duì)1.2 V標(biāo)稱值的偏移。為了保證可靠的信號(hào)接收，LVDS標(biāo)準(zhǔn)TIA-EIA規(guī)定，接收電路必須在0.05～2.35 V的輸入共模電平范圍內(nèi)穩(wěn)定工作[6]。

表1所列為IEEE Std 1596.3-1996標(biāo)準(zhǔn)中定義的LVDS接收電路的部分電氣規(guī)范值。由此得到，運(yùn)放的輸入共模輸入范圍應(yīng)該至少包含0.05～2.35 V區(qū)間。另一點(diǎn)，本文設(shè)計(jì)的CMOS運(yùn)放，期望用于數(shù)據(jù)傳輸速率能夠達(dá)到1 Gbps的接收器，因而對(duì)運(yùn)放的單位增益帶寬有所要求。在參考了相關(guān)文獻(xiàn)的基礎(chǔ)上[7]，并結(jié)合本文實(shí)際仿真驗(yàn)證，確定了本文所設(shè)計(jì)的運(yùn)放需滿足單位增益帶寬GBW≥670 MHz。

表1 LVDS接收器電氣規(guī)范

1.2 運(yùn)放電路結(jié)構(gòu)分析

結(jié)合1.1節(jié)中對(duì)運(yùn)放指標(biāo)的分析，在相關(guān)參考文獻(xiàn)中LVDS接收器電路結(jié)構(gòu)的的基礎(chǔ)上[8-9]，本文將用于LVDS接收器的運(yùn)放電路設(shè)計(jì)為兩級(jí)結(jié)構(gòu)：其中，第一級(jí)為信號(hào)預(yù)放大級(jí)，將傳輸過程中被衰減的LVDS差分信號(hào)放大到合適的幅值，并對(duì)信號(hào)的共模電平進(jìn)行調(diào)整，便于后級(jí)進(jìn)行信號(hào)處理；同時(shí)，考慮到輸入信號(hào)的共模電平范圍很寬，設(shè)計(jì)了包含NMOS輸入運(yùn)放和PMOS輸入運(yùn)放，分別獨(dú)立對(duì)輸入信號(hào)進(jìn)行預(yù)放大，如此可以實(shí)現(xiàn)軌到軌的輸入。第二級(jí)為主放大級(jí)，功能是將第一級(jí)輸出的信號(hào)進(jìn)一步放大并實(shí)現(xiàn)雙端差分信號(hào)到單端信號(hào)的轉(zhuǎn)換，最終得到可供后級(jí)邏輯模塊識(shí)別的CMOS信號(hào)。至此，得到運(yùn)放的整體框圖如圖1所示。

圖1 運(yùn)放結(jié)構(gòu)框圖

1.3 各模塊電路設(shè)計(jì)

圖1中NMOS輸入電流轉(zhuǎn)換型運(yùn)放的具體實(shí)現(xiàn)電路如圖2所示（PMOS輸入型結(jié)構(gòu)為對(duì)偶結(jié)構(gòu)，不再給出）。該運(yùn)放是一種全差分高速CMOS電路，可以很好的抑制輸入信號(hào)的共模分量的擾動(dòng)[10-12]。輸出信號(hào)voa和vob的共模電平得到了很好的穩(wěn)定，便于后級(jí)運(yùn)放進(jìn)行處理。

該電路為對(duì)稱結(jié)構(gòu)，其交流小信號(hào)增益只進(jìn)行半邊電路分析即可。記via為輸入管M2所加的交流小信號(hào)，則M2管產(chǎn)生的小信號(hào)電流為viagm2，M6管鏡像M7管的電流，并在二極管連接的M4管柵漏端產(chǎn)生輸出小信號(hào)voa，

同樣的分析，vob與vib的關(guān)系與該式相同。via和vib為差分信號(hào)，有vib=-via，得到雙端輸出時(shí)的交流小信號(hào)增益為：

圖2 NMOS輸入電流轉(zhuǎn)換型運(yùn)放

圖3 折疊式共源共柵運(yùn)放

圖1中N、P結(jié)合型折疊式共源共柵運(yùn)放的具體實(shí)現(xiàn)電路如圖3所示[14]。該電路最重要的特點(diǎn)是輸入共模范圍是從VSS到VDD。其次，該電路的總跨導(dǎo)在共模輸入電壓約為電源電壓VDD的二分之一時(shí)達(dá)到最大值[15]。設(shè)計(jì)時(shí)，使得前一級(jí)運(yùn)放的輸出共模電平值盡量接近VDD的一半，實(shí)現(xiàn)兩級(jí)之間很好的對(duì)接。

該電路Vb1，Vb2和Vb3為偏置電平，設(shè)計(jì)時(shí)為了實(shí)現(xiàn)運(yùn)放較高的單位增益帶寬，將M1～2和M7～8偏置在線性區(qū)。M9和M10組成NMOS差分對(duì)，M11和M12組成PMOS差分對(duì)。輸入信號(hào)Vob經(jīng)兩條通路到輸出Vo1，一條是經(jīng)過NMOS差分對(duì)、M6管，另一條是經(jīng)過PMOS差分對(duì)、M4管。先以第一條信號(hào)通路分析。由于M7～8的等效電阻很小，因而該差分對(duì)的增益很小，M6管對(duì)M8漏極的小信號(hào)進(jìn)行共柵極放大，得到輸出Vo1。該通路的小信號(hào)增益為：

Ron8和Ron2為線性區(qū)管M8、M2的導(dǎo)通電阻。對(duì)第二條通路的分析與上類似，小信號(hào)增益為：

設(shè)計(jì)時(shí)，使得NMOS管與PMOS管相匹配，有g(shù)m10≈gm12，gm6≈gm4及Ron8≈Ron2，因而可得該級(jí)運(yùn)放總的增益為：

2 電路仿真驗(yàn)證

圖2所示的NMOS輸入型運(yùn)放的輸入共模電平仿真曲線如圖4所示。

圖4 輸入共模電平范圍仿真結(jié)果

由圖4以看出，在1.2～3.3 V范圍內(nèi)，輸出隨輸入呈線性關(guān)系，該范圍即為輸入共模電平范圍。NMOS電流轉(zhuǎn)換型運(yùn)放的其他性能指標(biāo)如表2所示（電容負(fù)載取為100 fF）：

表2 仿真結(jié)果列表

圖3示的折疊式共源共柵運(yùn)放的仿真波形如圖5、6所示。圖5為運(yùn)放頻率特性仿真結(jié)果，可看出運(yùn)放的單位增益帶寬為1.46 GHz。圖6為運(yùn)放瞬態(tài)特性仿真波形。

圖3所示的折疊式共源共柵運(yùn)放的性能仿真結(jié)果如表3所示（電容負(fù)載取為50 fF）：

3 芯片測(cè)試

圖5 運(yùn)放增益及頻率特性圖

圖6 瞬態(tài)特性圖

表3 仿真結(jié)果列表

文中設(shè)計(jì)的高速CMOS運(yùn)放用于某款LVDS接收器，流片后對(duì)LVDS接收器的性能參數(shù)進(jìn)行了測(cè)試。測(cè)試的結(jié)果完全符合IEEE Std 1596.3-1996標(biāo)準(zhǔn)。圖7為進(jìn)行測(cè)試的電路板。

圖7 LVDS接收器測(cè)試電路板

按照LVDS的IEEE標(biāo)準(zhǔn)中規(guī)定的測(cè)試方法，對(duì)LVDS接收器閾值及輸入共模范圍進(jìn)行測(cè)試，測(cè)試結(jié)果如表4所示。

表4 LVDS接收器測(cè)試結(jié)果

表4中，Via、Vib分別是LVDS接收器的兩個(gè)輸入端口所加電壓值。由測(cè)試結(jié)果看，接收器的輸入差分電壓在100 mV至600 mV范圍內(nèi)，接收器的輸出狀態(tài)正確。表明接收器輸入閾值及輸入共模范圍這兩個(gè)指標(biāo)均滿足要求。

4 結(jié) 論

文中基于LVDS接收器的電氣特點(diǎn)，設(shè)計(jì)了其核心部分電路——運(yùn)放。所設(shè)計(jì)的運(yùn)放具有軌到軌的輸入范圍，且有1.46 GHz的單位增益帶寬和高的擺率。設(shè)計(jì)基于0.13 μm 1.2 V/3.3 V CMOS工藝。所設(shè)計(jì)的運(yùn)放電路已用于某款LVDS接收器，且該接收器流片后實(shí)測(cè)的性能指標(biāo)均符合IEEE標(biāo)準(zhǔn)。

[1]孫金中，謝鳳英.一種高速低功耗LVDS接收器電路的設(shè)計(jì) [J].電子科技，2012，25（6）:95-97.

[2]陳瑩，高雙成.基于FPGA的LVDS接口應(yīng)用[J].電子科技，2012，25（1）:8-12.

[3]XU Jian，WANG Zhigong，NIU Xiaokang.Design of high speed LVDS transceiver ICs[J].Journal of Semiconductors，2010，31（7）:151-159.

[4]朱紅衛(wèi)，趙郁煒.一種高性能LVDS收發(fā)器的設(shè)計(jì)[J].微電子學(xué)，2014，44（4）:420-429.

[5]趙耀華，陸鐵軍，王宗民.基于VLSI的高速LVDS接口設(shè)計(jì)[J].微電子學(xué)與計(jì)算機(jī)，2009，26（11）: 78-81.

[6]IEEE Std 1596.3-1996.IEEE standard for lowvoltage differential signals （LVDS）for scalable coherent interface（SCI）[S].1996.

[7]矯逸書，周玉梅，蔣見花.千兆比特?cái)?shù)據(jù)率LVDS接口電路設(shè)計(jì)[J].固體電子學(xué)研究與進(jìn)展，2010，30（1）:119-123.

[8]尤揚(yáng)，陳嵐.一種高性能CMOS LVDS接收電路的設(shè)計(jì)[J].微電子學(xué)，2007，37（6）:899-902.

[9]孫金中，謝鳳英.一種應(yīng)用于高速數(shù)據(jù)通信的LVDS接收器設(shè)計(jì)[J].中國(guó)集成電路，2012（6）:39-43.

[10]黃君凱，徐卓慧，陳松濤.一種高性能CMOS運(yùn)算放大器的設(shè)計(jì)[J].微電子學(xué)，2010，40（1）:2-3.

[11]宋奇?zhèn)?，張正?一種新型高速CMOS全差分運(yùn)算放大器設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2012，35（4）:2-3.

[12]廖成芳.CMOS低噪聲寬帶寬全差分運(yùn)算放大器設(shè)計(jì)[D].長(zhǎng)沙：湖南大學(xué)，2007.

[13]王建軍，李少青，歐陽(yáng)干.一種高速LVDS收發(fā)器的設(shè)計(jì)與實(shí)現(xiàn) [C]//計(jì)算機(jī)工程與工藝全國(guó)學(xué)術(shù)年會(huì)，2006.

[14]尹璐.高增益高速運(yùn)算放大器的研究與改進(jìn)[D].武漢：華中科技大學(xué)，2007.

[15][美]畢查德·拉扎維.模擬CMOS集成電路設(shè)計(jì)[M].西安:西安交通大學(xué)出版社，2003.

High speed CMOS amplifier for LVDS receiver

ZHANG Yin，LI Hai-song，HAN Ben-guang
（Micro-electronics Technology Institute，Xi'an 710065，China）

A high speed LVDS receiver circuit has been studied in this paper and a high speed CMOS amplifier which has a unit gain bandwith of nearly 1GHz has been designed.Taking fully into consideration of the electrical characteristic of LVDS receiver，a high speed circuit design has been used，based on the 0.13 μm 1.2 V/3.3 V CMOS technology，the CMOS amplifier circuit has been designed and simulated.The simulation result has showed that the amplifier circuit can be satisfied with the performance of LVDS receiver.

LVDS receiver；differential signal；folded cascode；high speed CMOS amplifier

TN43；TN45

A

1674－6236（2017）10-0128-04

2016-04-11稿件編號(hào)：201604109

張 ?。?988—），男，陜西咸陽(yáng)人，碩士研究生。研究方向：模擬集成電路設(shè)計(jì)。