胡繼云 赫劉勤 鄭 維

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基于FPGA和線陣CCD的麥粒檢測系統(tǒng)研究

胡繼云 赫劉勤 鄭 維

（河南工業(yè)大學(xué)電氣工程學(xué)院，鄭州 450001）

為滿足糧食安全性和麥粒等級劃分的需求，本文提出了一種基于FPGA和線陣CCD的麥粒快速檢測系統(tǒng)的設(shè)計方案。選用線陣CCD作為圖像傳感器采集麥粒圖像信號，F(xiàn)PGA產(chǎn)生與控制整個系統(tǒng)時序，通過A/D對采集信號進行處理，并通過串口傳輸?shù)缴衔粰C。結(jié)果表明，該設(shè)計能夠?qū)崿F(xiàn)對麥粒圖像信息的采集、存儲、處理及顯示。本系統(tǒng)在麥粒圖像數(shù)據(jù)的高速實時采集和處理上具有采集信號質(zhì)量好、可靠性高、傳輸速率高等優(yōu)點，并且具備良好的穩(wěn)定性與抗噪性，在糧食監(jiān)測中具有廣泛的應(yīng)用價值。

線陣CCD；麥粒；FPGA

我國是世界上最大的小麥生產(chǎn)國和消費國，糧食問題關(guān)系國計民生。麥粒中的雜質(zhì)、霉變、病 變[1-2]以及蟲害等都會嚴重影響麥粒品質(zhì)，麥粒品質(zhì)的優(yōu)劣在小麥育種、栽培、深加工和糧食存儲等方面存在安全隱患，嚴重影響著我國糧食和食品安全。在麥粒檢測中，人工檢測易受主觀因素影響、大批量分揀困難逐漸被淘汰，而圖像檢測法[3]成為近幾年來麥粒檢測與識別領(lǐng)域的研究熱點。因此，本設(shè)計著眼于麥粒圖像檢測法的基礎(chǔ)研究，尋找出一種效率和準確率高的麥粒檢測方法，提高小麥及其制品的質(zhì)量安全性。

目前，光電檢測技術(shù)已經(jīng)在糧食行業(yè)進行推廣應(yīng)用，核心控制器大多采用FPGA（現(xiàn)場可編程邏輯陣列）、單片機、DSP（數(shù)字信號處理器）等多種嵌入式芯片[4]。權(quán)衡各種控制器應(yīng)用在本系統(tǒng)中的利弊，F(xiàn)PGA作為麥粒分揀系統(tǒng)的核心控制器，控制CCD數(shù)據(jù)采集芯片、ADC（數(shù)模轉(zhuǎn)換器）以及數(shù)據(jù)存儲器等各大模塊，具有高速、可靠性高、開發(fā)周期短以及具有完善的開發(fā)工具等優(yōu)勢。市面上現(xiàn)有的色選機系統(tǒng)主要采集麥粒的反射光信號，本系統(tǒng)則采集麥粒透射光信號進行檢測，有效提高了檢測精度。

1 系統(tǒng)方案及原理

1.1 系統(tǒng)設(shè)計原理

麥粒檢測系統(tǒng)是利用光電檢測技術(shù)，對溜槽中麥粒進行動態(tài)掃描、提取并處理數(shù)據(jù)，來實現(xiàn)麥?？焖贆z測。檢測系統(tǒng)首先將麥粒送到溜槽依次下落，進入CCD傳感器的感應(yīng)區(qū)，光學(xué)系統(tǒng)感應(yīng)到成像區(qū)麥粒透射光光強變化并進行動態(tài)掃描。利用線陣CCD傳感器將變化的光強信號轉(zhuǎn)換成相應(yīng)強度的模擬信號并輸出到A/D轉(zhuǎn)換器，經(jīng)A/D轉(zhuǎn)換后輸出的數(shù)字信號送回主控單元FPGA進行數(shù)據(jù)處理，設(shè)定合適的灰度閥值，將最終的判決信號送到串口顯示。

為保證光源模塊的強光輸出、光照均勻性和穩(wěn)定性，同時避免因光源的照射頻率要小于CCD掃描的頻率，使麥粒表面的圖像亮度(,)在CCD曝光時間內(nèi)積分值變動很大，而采集到明暗相間的條紋圖像[5]，故選用半導(dǎo)體發(fā)光二極管組成的點陣背光光源進行照射。光路結(jié)構(gòu)如圖1所示，已知正常麥粒長軸約為6.5mm，短軸約為3.5mm，為保證CCD檢測麥粒動態(tài)時形態(tài)一致性，設(shè)計直徑為5mm的弧形滑槽，并在滑槽底部開啟一個直徑為1mm的圓形檢測視窗，經(jīng)過光路中多個反射鏡使得CCD接收到所需像元個數(shù)。

圖1 光路結(jié)構(gòu)圖

1.2 麥粒檢測系統(tǒng)的設(shè)計方案

本系統(tǒng)設(shè)計為麥粒在溜槽中速度穩(wěn)定在1.5m/s左右時進行CCD數(shù)據(jù)采集，每個麥粒采樣16次，則CCD采樣一次所需時間應(yīng)小于0.27ms，即CCD工作頻率達到10MHz以上才能滿足設(shè)計需求。TOSHIBA公司的TCD1209D共有2088個像元，最大工作頻率為20MHz[6]，它的高速、低功耗、高靈敏度的響應(yīng)特點，能夠滿足麥粒在溜槽中的速度變化、系統(tǒng)檢測精度及穩(wěn)定性需求。

FPGA主要實現(xiàn)產(chǎn)生CCD和ADC（模數(shù)轉(zhuǎn)換）所需的時鐘信號、采集數(shù)據(jù)存儲、對模數(shù)轉(zhuǎn)換得到的數(shù)據(jù)進行處理并通過串口發(fā)送到上位機，如圖2所示。ALTERA公司的第一代產(chǎn)品EP4CE10E22C8N作為中央處理器滿足快速、穩(wěn)定的設(shè)計需求，它擁有10320個邏輯單元，645個可配置邏輯模塊，片上RAM共計414KBits，最大運行頻率402MHz，板上提供了大容量的SDRAM和FlashROM等存儲單元。FPGA內(nèi)部豐富的乘法器結(jié)構(gòu)和鎖相環(huán)（PLL）模塊，能精確實現(xiàn)系統(tǒng)所需要的時鐘頻率。

圖2 系統(tǒng)整體結(jié)構(gòu)框圖

2 硬件設(shè)計

2.1 電源電路設(shè)計

電源模塊設(shè)計將15V直流電源濾波處理后經(jīng)過穩(wěn)壓器件得到所需電壓。如圖3（a）所示，系統(tǒng)采用兩片AOZ1284PI（可調(diào)范圍為0.8～30V）通過選擇電阻9、11和2、6的阻值分別實現(xiàn)15V到12V和15V到5V的電壓轉(zhuǎn)換，用來提供CCD供電電壓和工作電壓。降壓轉(zhuǎn)換器TLV62565通過選擇17為10kW得到3.3V穩(wěn)定電壓。

為了滿足FPGA2.5V工作電壓的需求，系統(tǒng)選用低壓差線性穩(wěn)壓器SPX3819輸出1.5V和2.5V兩個固定電壓，避免傳統(tǒng)的線性穩(wěn)壓器（LDO）重輸出電壓要比輸入電壓低的弊端。如圖3（b）所示，由3.3V電壓經(jīng)兩片穩(wěn)壓器SPX3819得到FPGA所需電壓1.5V和2.5V。在電源電路中15V輸入電壓經(jīng)過穩(wěn)壓器AOZ1284PI、TLV62565和SPX3819轉(zhuǎn)化后，得到穩(wěn)定直流電壓12V、5V、3.3V、2.5V和1.2V，為FPGA、CCD1209D、AD9945等模塊芯片提供電源。

（a）12V電源電路

（b）2.5V電源電路

圖3 電源電路圖

2.2 CCD驅(qū)動電路設(shè)計

TCD1209D典型供電電壓12V，典型工作電壓為5V。如圖4所示，F(xiàn)PGA提供六路驅(qū)動脈沖，由于FPGA的常規(guī)I/O口3.3V電壓與TCD1209D工作電壓5V不匹配，若直接使用FPGA輸出信號引腳無法直接驅(qū)動線陣CCD，因此本系統(tǒng)使用SN74LVCC3245型邏輯芯片提高FPGA輸出信號的驅(qū)動能力和負載能力。

SN74LVCC3245高達40MHz的頻率可以滿足CCD驅(qū)動頻率10MHz需求。它的兩個獨立供電電源軌中，其中被用來跟蹤VCCB電壓的B口可以直接接受的電壓范圍為3～5.5V；用來跟蹤VCCA電壓的A口可以直接接受的電壓范圍為1.65V到3.6V。這種結(jié)構(gòu)能實現(xiàn)由供電電壓為3.3V的FPGA的系統(tǒng)環(huán)境轉(zhuǎn)換到供電電壓為5V的CCD的工作環(huán)境，從而驅(qū)動TCD1209D進行工作。

圖4 CCD驅(qū)動電路

2.3 A/D轉(zhuǎn)換電路設(shè)計

線陣CCD采集的麥粒圖像信號需要進行A/D轉(zhuǎn)換才能進行數(shù)據(jù)分析處理。1209D輸出信號OS包含飽和輸出電的壓值約為5V麥粒圖像信息的信號電壓和5.5V左右的直流分量。AD9945之所以能以高達40MHz的速度對CCD輸出信號進行12bit精確采樣是因為它的較強的兼容性，且對輸入信號要求很低。如圖5所示，CCD輸出信號OS經(jīng)放大后通過外接一支0.1PF隔直電容濾除直流分量即可送至AD9945的信號輸入端進行后續(xù)處理，其中放大電路用來增強CCD輸出信號的強度和帶負載 能力。

TCD1209D輸出的模擬信號通過輸入端CCDIN進入AD9945，經(jīng)過相關(guān)雙采樣（correlated double sampler, CDS）、模數(shù)轉(zhuǎn)換（12bitADC）等步驟處理后輸出麥粒圖像信息的數(shù)字信號。濾出直流分量后的有用信號電壓值約為1.5V，通過電壓調(diào)整之后，CCD信號進入CDS過程進行信號采樣。相關(guān)雙采樣輸出兩次采樣的差值，有效抑制低頻噪聲，得到更好的信號，相較于單次采樣，信號更精確。

圖5 A/D轉(zhuǎn)換電路

3 軟件設(shè)計

系統(tǒng)上電后，首先進行FPGA初始化、異步FIFO復(fù)位，然后等待命令。當串口接收到讀取數(shù)據(jù)的命令后，F(xiàn)PGA開始驅(qū)動CCD和AD進行工作，ADC陸續(xù)將轉(zhuǎn)換后的12位數(shù)據(jù)傳送到輸出口。FPGA對采集到的麥粒圖像數(shù)據(jù)進行處理后，一方面把判斷結(jié)果顯示在上位機，另一方面把處理后的數(shù)據(jù)存入FIFO存儲器。FIFO中存儲的數(shù)據(jù)由并轉(zhuǎn)串模塊讀取出來通過串口發(fā)送到上位機并顯示，這樣就完成了一次麥粒檢測過程，如圖6所示。

圖6 軟件系統(tǒng)流程圖

3.1 線陣CCD驅(qū)動時序設(shè)計

由時序圖7可知，TCD1209D需要兩個相位相反的時鐘脈沖j1和j2、轉(zhuǎn)移脈沖SH、復(fù)位脈沖RS和鉗位脈沖CP六路驅(qū)動信號[8]。CCD工作需要頻率為10MHz，則j1和j2為10MHz，RS和CP與其一致。CCD1209D的工作周期包括光積分階段和電荷轉(zhuǎn)移階段。在當前像元信號輸出后到下一個像元信號到來之前，RS和CP兩個脈沖清除像元中的殘余信號，減小相鄰像元之間的相關(guān)信號[7]。

圖7 線陣CCD1209D時序圖

本設(shè)計的外部晶振為20MHz，使用FPGA內(nèi)部自帶的PLL倍頻到40MHz頻率，再分頻計數(shù)得到10MHz的時鐘。設(shè)置時鐘脈沖j1、j2的占空比為1∶1；設(shè)置鉗位脈沖CP和復(fù)位脈沖RS占空比為1∶4，脈沖寬度為20ns；轉(zhuǎn)移脈沖寬度為1500ns，j1與SH為高電平之間空閑脈寬，選擇脈寬為500ns，CP脈沖高電平比RS脈沖高電平延時輸出。根據(jù)以上分析，通過設(shè)置計數(shù)器對外部晶振倍頻、分頻的方式實現(xiàn)各驅(qū)動脈沖波形[9-10]，通過編譯仿真之后所得波形圖如圖8所示。

圖8 CCD1209D驅(qū)動時序仿真波形圖

3.2 AD9945驅(qū)動時序設(shè)計

上電后，AD9945芯片自動執(zhí)行內(nèi)部校準程序以及初始化內(nèi)部寄存器。在此期間，串行數(shù)字接口寫的任何數(shù)據(jù)都不被接收。初始化之后由數(shù)據(jù)線SDATA、時鐘線SCK、從器件使能信號線SL三線串行數(shù)字接口對AD9945芯片內(nèi)寄存器進行配置以確定相應(yīng)功能的參數(shù)大小。如圖時序圖9所示，SCK上升沿時，寫入SDATA的數(shù)據(jù)，SL處在低電平，隨后更新寄存器中的值，時鐘信號頻率設(shè)為10MHz，可以利用CCD脈沖設(shè)計中的時鐘分頻模塊，設(shè)置占空比為1∶1。規(guī)定了AD的工作方式后，CCD工作頻率為10MHz，采樣時鐘SHP、SHD和DATACLK的信號頻率也設(shè)為10MHz，SHP和SHD占空比為3∶1，DATACLK占空比為1∶1。調(diào)試時可通過修改具體參數(shù)，同時觀察示波器中CCD輸出信號，以保證鎖存時鐘DATACLK必須與TCD1209D像素輸出嚴格同步。設(shè)計ID=12ns，S1=1/4，S2=1/2。CLPOB和PBLK主要用于消除CCD輸出信號中無效像元的影響，CLPOB的脈沖寬度應(yīng)與TCD1209D中暗電平輸出區(qū)域一致，即為D13—D28信號輸出，以保證輸出真正的有效數(shù)據(jù)。由于CCD輸出信號中無空白像素，控制AD9945數(shù)字輸出的（DOUT）PBLK一直置高即可。

圖9 AD9945時序圖

本設(shè)計通過FPGA內(nèi)部的PLL將系統(tǒng)20MHz倍頻、分頻得到10MHz，采用兩位計數(shù)器對輸出時鐘取反，為AD9945提供驅(qū)動脈沖。串行寫操作的時鐘設(shè)置與SCK一致，均為10MHz，故SCK直接被賦值為該時鐘。SL高電平復(fù)位，分別在第4個和56個時鐘上升沿賦值為0和1，即SL有52個時鐘脈沖處于低電平，在此期間配置4個寄存器，寄存器的值由SDATA設(shè)置，初始值設(shè)為{4'h0，12'h0，12'h0，12'h040，12'h0}。仿真結(jié)果如圖10所示。

圖10 AD9945時序仿真波形圖

3.3 建立存儲器FIFO

本系統(tǒng)數(shù)據(jù)緩沖器設(shè)置為先進先出型（First In First Out）存儲器FIFO。為保持FIFO寬度與AD9945的并行數(shù)據(jù)輸出位數(shù)一致，系統(tǒng)在FPGA設(shè)置一個12×2048bit的異步FIFO。程序設(shè)置FIFO的深度設(shè)為2K，以滿足可以緩存TCD1209的整幀的數(shù)據(jù)，保證FPGA中FIFO留有部分裕量。由于CCD工作頻率為10MHz，所以設(shè)置寫時鐘頻率與CCD工作頻率一致。設(shè)置串口傳輸速率9600bit/s，讀出的數(shù)據(jù)通過串口傳輸?shù)缴衔粰C，則FIFO讀時鐘頻率為 9600/12Hz，進而設(shè)置寫時鐘頻率與讀時鐘頻率一致，故本系統(tǒng)采用的是異步FIFO存儲器[8]。系統(tǒng)FIFO的結(jié)構(gòu)示意圖如圖11所示，F(xiàn)IFO分為讀時鐘域和寫時鐘域，讀操作和寫操作可以同時進行，通過雙口RAM[11]進行數(shù)據(jù)存儲。FIFO內(nèi)部的邏輯電路分配讀、寫地址，而FIFO若能正常工作還需要外部電路給出讀、寫控制信號。

圖11 異步FIFO結(jié)構(gòu)示意圖

3.4 并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)的設(shè)計

從FIFO讀取出來的12位并行數(shù)據(jù)，需要串口傳輸至上位機，故需要并轉(zhuǎn)串模塊設(shè)置才能傳輸數(shù)據(jù)到上位機中。系統(tǒng)設(shè)置串口傳輸速率為9600bit/s（即為9.6MHz），從FIFO讀取數(shù)據(jù)頻率為0.8MHz，如此便把串口傳輸速率設(shè)置為并行傳輸數(shù)據(jù)頻率的12倍。數(shù)據(jù)移位寄存器放置從FIFO中讀取的并行數(shù)據(jù)，而移位控制寄存器控制并行數(shù)據(jù)進行移位操作[12]。

4 實驗結(jié)果分析

根據(jù)以上研究，搭建基于FPGA和線陣CCD的麥粒分揀系統(tǒng)硬件實驗平臺，分別將優(yōu)質(zhì)麥粒樣本和劣質(zhì)麥粒樣本進行實驗，并在示波器上觀察CCD采集的麥粒圖像信息，結(jié)果如圖12所示，優(yōu)質(zhì)麥粒和劣質(zhì)麥粒有明顯差別。

（a）劣質(zhì)麥粒??????（b）優(yōu)質(zhì)麥粒

采集數(shù)據(jù)對比結(jié)果顯示優(yōu)質(zhì)麥粒和劣質(zhì)麥粒采集處理后的數(shù)據(jù)有明顯區(qū)分：正常麥粒采集到的數(shù)據(jù)均在35000以上，而不良麥粒的采集數(shù)據(jù)的結(jié)果顯示在35000以下，設(shè)置有效閥值進行判斷，結(jié)果見表1。

表1 實驗結(jié)果分析

實驗實測數(shù)據(jù)表明，該系統(tǒng)能夠穩(wěn)定地識別、判斷劣質(zhì)麥粒和優(yōu)質(zhì)麥粒，并顯示判斷結(jié)果，為快速篩選優(yōu)質(zhì)小麥奠定了基礎(chǔ)。

5 結(jié)論

本文基于高速線陣CCD對麥粒進行非接觸式檢測、采用FPGA實現(xiàn)高速圖像實時處理。圖像處理系統(tǒng)經(jīng)算法分析后，輸出檢測判定方案，實現(xiàn)麥粒優(yōu)劣品質(zhì)的檢測。該硬件平臺設(shè)計已在實際的麥粒檢測中得到驗證，能夠?qū)崿F(xiàn)了病變麥粒的快速、穩(wěn)定、高精度檢測。文中建立的線陣CCD快速檢測系統(tǒng)的硬件實時圖像處理平臺為后期麥粒分揀處理提供可靠的樣本數(shù)據(jù)，同時也能拓展應(yīng)用于其他糧食行業(yè)的品質(zhì)檢測、檢測過程中。

[1] 崔貴金. 赤霉病麥粒光電檢測技術(shù)研究[D]. 鄭州: 河南工業(yè)大學(xué), 2013.

[2] GB 1351—2008. 小麥[S] .

[3] 郭敏, 秦昕, 馬苗. 基于圖像處理的谷物檢測與識別方法研究進展[J]. 中國糧油學(xué)報, 2012, 27(4): 123-128.

[4] 劉玉. CCD數(shù)據(jù)采集系統(tǒng)的FPGA實現(xiàn)[D]. 合肥: 安徽大學(xué), 2014.

[5] 張洪濤. 鋼板表面缺陷在線視覺檢測系統(tǒng)關(guān)鍵技術(shù)研究[D]. 天津: 天津大學(xué), 2008.

[6] T0SHIBA CCD LINERA IMAGE SENSOR CCD. Charge coupled device[Z]. 2001.

[7] 高尚. 基于FPGA的線陣CCD圖像測量系統(tǒng)研究[D]. 合肥: 安徽大學(xué), 2011.

[8] 夏真珍. 基于FPGA的線陣CCD光強分布測量系統(tǒng)研究[D]. 重慶: 重慶大學(xué), 2014.

[9] Xu Tiexi, Xiong Xianming, Li Mingjin. Design of FPGA based on Linear Array CCD Driver Circuit[C]// ICEMI'2009, 2009: 276-768.

[10] 張林, 胡學(xué)友, 李秀娟, 等. 基于CPLD的線陣CCD驅(qū)動時序發(fā)生器的設(shè)計[J]. 電測與儀表, 2006, 43(8): 23-27.

[11] Yu Guangping, Xie Yangen. Research of automobile speed measuring system based on linear CCD[C]// IITA International Conference on Control, Automation and Systems Engineering. 2009: 148-151.

[12] 劉敏, 陳金鷹, 唐偉, 等. 基于FPGA的并行數(shù)據(jù)轉(zhuǎn)SPI接口設(shè)計[J]. 電視技術(shù), 2012, 36(5): 31-32, 60.

Grain Detection System of based FPGA and Linear CCD

Hu Jiyun He Liuqin Zheng Wei

(School of Electrical Engineering, He’nan University of Technology, Zhengzhou 450001)

To meet the food safety and grain grading requirements, this paper presents a field program able gate array (FPGA) and linear CCD grain rapid detection system design. Selection of linear CCD as the image sensor to collect grain image signal, FPGA timing generation and control the entire system, the A/D signal acquisition processing, and transmission via the serial port to the PC. The results show that the design can achieve grain image information collection, storage, processing and display. The system has a good quality signal acquisition, high reliability, transmission speed advantages, and have good stability and noise immunity, has a wide range of food monitoring applications in high-speed real-time acquisition and processing of grain image data.

linear CCD; grains; FPGA

國家公益性行業(yè)（糧食）專項（201313005-04）