王永彤朱志剛張沛晗王 龍(北京航天控制儀器研究所北京100039)

基于FPGA的二元脈沖調(diào)寬力反饋電路

王永彤，朱志剛，張沛晗，王 龍
(北京航天控制儀器研究所，北京100039)

本文提出一種用于某單自由度液浮積分陀螺的二元脈沖調(diào)寬力反饋電路方案，并給出方案設(shè)計的具體實現(xiàn)過程、仿真分析以及實測結(jié)果。通過對比在同樣試驗條件下的測試數(shù)據(jù)，本文設(shè)計的基于FPGA二元脈沖調(diào)寬力反饋電路的測試精度略高于常用的數(shù)字電壓表檢測方法，因此可獨立完成高精度測試而不需依賴其他輔助測試儀器。而且該電路采用數(shù)字化FPGA方案，針對不同測試要求，可以較靈活提高脈沖分辨率和采樣頻率，測試狀態(tài)更接近陀螺的使用條件。

單自由度液浮陀螺；力反饋測試；二元脈沖調(diào)寬電路；FPGA

0 引言

液浮陀螺力反饋回路與陀螺構(gòu)成反饋系統(tǒng)，用于陀螺測試。陀螺力反饋法測試原理如圖1所示［1］。陀螺浮子在輸入軸上的角速度ω和輸出軸干擾力矩作用下，產(chǎn)生繞輸出軸的進(jìn)動，角位置傳感器測出浮子進(jìn)動角度，通過放大器、校正等環(huán)節(jié)，最后通過功放加矩到力矩器，以平衡陀螺力矩和干擾力矩。測試時陀螺敏感的角速度是地球轉(zhuǎn)速分量，因此力矩器上電流的波動則反映了干擾力矩的變化，記錄裝置精確記錄該電流，則能測出陀螺漂移。

應(yīng)用這種方法進(jìn)行陀螺測試，對力反饋回路的要求是：在回路通頻帶內(nèi)噪聲干擾盡量小，具有一定動態(tài)性能，記錄裝置滿足測試精度要求。

為減小力矩器線性度以及陀螺內(nèi)部的溫度波動對陀螺精度的影響，力反饋電路大多采用調(diào)寬加矩的方式［1］。電流檢測方法通常為：在加矩電路中串入精密電阻，經(jīng)RC濾波后，由高精度的數(shù)字電壓表采集電壓間接得到電流。數(shù)字電壓表(如Keysight34401A)一般采用積分模擬／數(shù)字轉(zhuǎn)換器，為獲得較高的常模抑制比(NMR)，會選擇較長的積分時間，如當(dāng)NMR為70dB時，積分時間為2s［2］。為保證測試精度，數(shù)字電壓表的采樣速度一般不大于1Hz。此方案電路結(jié)構(gòu)簡單，基本滿足通常測試要求。但在某些試驗條件下(如帶反轉(zhuǎn)平臺的離心機(jī)試驗等)，由于空間有限，沒有位置放置數(shù)字電壓表，而長電纜及滑環(huán)對保證檢測信號的精度帶來難度。

本文基于二元脈沖調(diào)寬力反饋電路方案，由FPGA實現(xiàn)調(diào)寬加矩的數(shù)字量化，用計數(shù)脈沖表征加矩電流大小，此方案的優(yōu)點如下：

1)可以實現(xiàn)高精度測試要求，檢測無需采用長電纜，避免了量測信號受到干擾。

2)能夠?qū)崿F(xiàn)較高的檢測帶寬。

3)不需外界輔助設(shè)備，可獨立完成測試。

4)分頻及時序電路、加矩脈沖整量化、脈沖計數(shù)、數(shù)據(jù)通信等功能均由FPGA完成，電路體積小。

5)檢測結(jié)果采用RS232轉(zhuǎn)RS485差分輸出，具有很好的抗干擾特性，傳輸距離高于RS232。

6)測試電路和陀螺力反饋模擬檢測信號、電源、溫控信號完全兼容，可以實現(xiàn)一體化設(shè)計。

1 陀螺力反饋原理

液浮陀螺力反饋回路的控制系統(tǒng)方框圖如圖2所示。

其中，H為陀螺角動量；Ks為傳感器靈敏度，mV／(°)；KA為電路的電壓增益；KI為電路的電流比電壓增益，mA／mV；Km為力矩器的傳遞系數(shù)；Gg(s)為陀螺的傳遞函數(shù)；GA(s)為校正及低通濾波環(huán)節(jié)的傳遞函數(shù)；Mx為輸出軸上干擾力矩；β為浮子繞輸出軸的角度；i為加到力矩器上的電流。

陀螺傳遞函數(shù)為：

其中，C為陀螺阻尼系數(shù)；tg為陀螺時間常數(shù)，通常為1ms左右。

系統(tǒng)的開環(huán)傳遞函數(shù)為：

其中，K＝KsKAKIKm／C為力反饋回路增益，這是一個典型的基本I型系統(tǒng)。為使系統(tǒng)在低頻有較高的增益，降低不對準(zhǔn)誤差，減小陀螺β角對常值項誤差的影響，電路校正采用積分超前滯后環(huán)節(jié)，這樣穩(wěn)態(tài)時β＝0。陀螺位置測試時，為降低高頻噪聲，將力反饋回路帶寬設(shè)計在1Hz左右?；芈吩鲆鏋镵＝6.5，為使系統(tǒng)具有一定的魯棒性且盡量衰減高頻干擾，校正及低通濾波環(huán)節(jié)為：

2 二元脈沖調(diào)寬力反饋電路方案及精度分析

2.1 電路方案

二元脈沖調(diào)寬力反饋電路方案如圖3所示，主要包括模擬控制電路和數(shù)字控制電路FPGA兩大部分。

1)模擬控制電路包括前放、解調(diào)、濾波和校正環(huán)節(jié)，這部分電路和原有模擬力反饋電路相似。陀螺模擬信號經(jīng)過校正環(huán)節(jié)后，每個采樣周期T和鋸齒波發(fā)生器產(chǎn)生的鋸齒波進(jìn)行比較，通過比較器產(chǎn)生連續(xù)模擬調(diào)寬波，這個調(diào)寬波要經(jīng)過數(shù)字整量化器完成與填充脈沖同步，并產(chǎn)生加矩的調(diào)寬信號。

2)數(shù)字控制電路包括邏輯電路狀態(tài)機(jī)控制模塊、整量化及脈沖輸出模塊、計數(shù)器及發(fā)送模塊。各模塊主要功能如下：

①邏輯電路狀態(tài)機(jī)控制模塊的輸入為20MHz晶振信號，各輸出采用數(shù)字分頻方式實現(xiàn)。前端堵塞脈沖、后端堵塞脈沖、二元調(diào)寬基準(zhǔn)方波、填充脈沖頻率、10ms同步輸出脈沖、115200串口波特率等信號輸出。

②整量化及脈沖輸出模塊主要采用兩級JK觸發(fā)器，輸入模擬調(diào)寬波，在前端堵塞脈沖、后端堵塞脈沖、1MHz填充脈沖的配合下，實現(xiàn)模擬調(diào)寬波的整量化及每個加矩周期T的正、負(fù)路脈沖輸出。

③計數(shù)器及發(fā)送模塊采用兩個32位計數(shù)器，分別實時記錄調(diào)寬波正、負(fù)路脈沖輸出，為了防止電路中的競爭和冒險產(chǎn)生的毛刺誤觸發(fā)，對于計數(shù)器輸入脈沖的電平寬度進(jìn)行了濾波處理以剔除干擾，保證計數(shù)的正確性。對于計數(shù)器的值，每10ms鎖存到對應(yīng)的發(fā)送寄存器，通過RS232輸出，輸出波特率115200，通過20MHz晶振分頻，波特率誤差僅僅0.25%，對信號傳輸沒有影響。

2.2 精度分析

由于力反饋電路具有1階積分環(huán)節(jié)，穩(wěn)態(tài)響應(yīng)具有無差特性。二元脈沖調(diào)寬力反饋輸出方程為：

式中，ωo為經(jīng)折算的反饋角速度，n＋、n－分別為正負(fù)路輸出的脈沖個數(shù)，Ic為恒流源電流，fc為填充脈沖頻率。式(4)中各參數(shù)的穩(wěn)定性影響力反饋的測試精度。

如果要求力反饋回路的測試精度優(yōu)于2×10－4(°)／h，根據(jù)式(4)，有關(guān)電路部分的各參數(shù)選取如下：

1)根據(jù)實際使用需要以及降低恒流源波動的影響，電路加矩最大量程為30(°)／h，恒流源一次通電綜合精度為5×10－6時，由此造成的最大誤差為1.5×10－4(°)／h。

2)為減小陀螺輸出的極限環(huán)角度幅值以及H橋電路開關(guān)響應(yīng)時間影響，并綜合填充頻率等因素，二元調(diào)寬基準(zhǔn)方波頻率選為1KHz。

3)盡量減小填充頻率的量化誤差，這里選擇1MHz，實現(xiàn)恒流源Ic在采樣時間上106的細(xì)分，填充頻率的分辨率為3×10－5(°)／h。

4)填充頻率的穩(wěn)定性優(yōu)于10－6，選擇高穩(wěn)晶振可以滿足要求。

由上述計算可知，采用本方案實現(xiàn)的二元脈沖調(diào)寬力反饋電路的測量精度是完全滿足實際要求的。通過分析可以看出：在所有誤差源中，恒流源的精度對測試結(jié)果影響最大，所以電路最終的測試精度很大程度上是由恒流源精度決定的。

3 二元脈沖調(diào)寬力反饋電路實現(xiàn)與仿真

陀螺二元脈沖調(diào)寬力反饋電路的信號處理電路主要由傳感器輸出的交流調(diào)制信號放大、解調(diào)、濾波、校正等部分組成，具體電路實現(xiàn)如下。

(1)前放和濾波電路

陀螺力反饋法測試原理如圖1所示，當(dāng)轉(zhuǎn)子繞輸出軸進(jìn)動后，測角元件短路匝傳感器的輸出幅值隨之成比例變，傳感器的激勵信號為8K的交流穩(wěn)幅信號，這個信號又用于相敏解調(diào)電路的基準(zhǔn)參考信號。前放電路主要是實現(xiàn)交流放大，采用低噪聲放大器，這里選擇增益為10左右。采用二級帶通濾波主要是抑制其他頻帶上的噪聲干擾，提高信噪比。

(2)相敏解調(diào)電路

本方案采用AD698電路實現(xiàn)。AD698電路的優(yōu)點是對輸入信號A和參考信號B兩路信號同時解調(diào)，采用A／B調(diào)制出一個輸出電流，通過外接一個電阻完成。這種方案既保留了相敏解調(diào)電路靈敏度高的特點，又有效抑制了參考信號波動引入的測量誤差，提高了電路的測量精度。

(3)濾波及校正

為提高信噪比將解調(diào)后的信號進(jìn)行低通濾波器，為避免相位滯后影響，其截止頻率低于系統(tǒng)帶寬10倍頻程以上，校正為積分超前環(huán)節(jié)。

(4)脈沖寬度控制電路、鋸齒波發(fā)生器和比較器電路

二元脈沖調(diào)寬力反饋電路控制脈沖生成如圖4所示，采用FPGA及VHDL語言實現(xiàn)，電路輸入晶振20MHz，采用數(shù)字分頻方式實現(xiàn)二元調(diào)寬基準(zhǔn)周期1ms，鋸齒波1K脈沖sampwave高電平有效時間幾十微秒，前向堵塞脈沖foreblock低電平有效時間幾十微秒，后向阻塞脈沖backblock低電平有效時間幾十微秒，分頻填充脈沖1MHz。

鋸齒波發(fā)生器電路［1］如圖5所示，鋸齒波發(fā)生器由一個帶開關(guān)放電的積分器組成，通過Fsamp控制積分器的放電，形成和加矩周期同步的鋸齒波，通過隔直電容輸入到比較器的正相輸入端；模擬信號經(jīng)過校正后輸出到比較器的負(fù)相輸入端。

(5)整量化器及脈沖輸出電路

整量化器主要是對比較器輸出的與模擬校正環(huán)節(jié)輸出電壓成整比的、連續(xù)變化的脈沖寬度Ftk進(jìn)行整量化，如圖6所示。主要通過兩個JK觸發(fā)器電路完成如下功能［1］：

①強(qiáng)迫狀態(tài)轉(zhuǎn)換：由加在CLRN端的前端阻塞脈沖foreblock完成。

②極限環(huán)前、后端的電氣限位：由CLRN端的foreblock及PRN端的backblock完成。

③整量化：由填充脈沖fc＿clk 1MHz完成。

④極限環(huán)的頻率 “鎖定”由K端接地完成。

在由JK1向JK2轉(zhuǎn)移時，要延遲一個填充脈沖周期1μs，其影響對于帶寬1Hz的控制系統(tǒng)可以忽略不計。

填充脈沖輸出電路分為正、負(fù)兩路：正向輸出為Out1＝Q1ˉfsfc；負(fù)向輸出為Out2＝ˉQ1fsfc。

JK2的Q2輸出產(chǎn)生V＿sw＋和V＿sw?用于控制H橋開關(guān)加矩。

(6)H橋開關(guān)及恒流源加矩電路

H橋開關(guān)加矩電路如圖7所示，將4通道SPST開關(guān)與恒流源串聯(lián)。

V＿sw＋為高電平控制SW1和SW3導(dǎo)通，V＿sw?為低電平SW2和SW4截止；控制恒流源對陀螺力矩線圈正相加矩。

反之，V＿sw＋為低電平控制SW1和SW3截止，V＿sw?為高電平SW2和SW4導(dǎo)通；控制恒流源對陀螺力矩線圈反相加矩，開關(guān)的導(dǎo)通／截止響應(yīng)時間為100ns～200ns，遠(yuǎn)遠(yuǎn)小于一個填充脈沖周期1μs，可以忽略不計。

(7)計數(shù)器及RS232輸出電路

二元脈沖調(diào)寬波填充脈沖輸出電路分為正、負(fù)兩路，為了便于和上位機(jī)通信測試。在同一個FPGA內(nèi)，構(gòu)建了兩個 32bit計數(shù)器 CNT1與 CNT2，實現(xiàn)10ms定時采樣。如圖3所示，count ＿z1為正路脈沖輸出，連接到CNT1；count＿f1為負(fù)路脈沖輸出，連接到CNT2；考慮邏輯電路的競爭與冒險產(chǎn)生的毛刺導(dǎo)致計數(shù)器的誤觸發(fā)，計數(shù)器CNT1與CNT2采用電平寬度濾波。

每10ms計數(shù)器CNT1與CNT2的增量輸出到RS232輸出寄存器，并發(fā)送到上位機(jī)。這樣大大減少輸出電纜及傳輸線干擾。

綜合考慮脈沖寬度控制電路、鋸齒波發(fā)生器和比較器電路、計數(shù)器及RS232輸出電路的綜合效果，各路信號輸出邏輯關(guān)系仿真結(jié)果如圖8所示。

為了觀察 RS232輸出效果，節(jié)選 10ms～11.5ms的仿真波形，10ms～11ms是一個完整采樣周期，完成一次調(diào)寬波輸出，V＿sw＋(比模擬輸入信號Ftk延遲1μs)用于控制H橋電路加矩；Out1正相通道輸出 1MHz的填充脈沖。RS232輸出10ms計數(shù)器CNT1和CNT2的值。通過上位機(jī)測試軟件可以組合成不同時間周期的陀螺輸出數(shù)據(jù)。

4 測試結(jié)果

基于FPGA的陀螺二元脈沖調(diào)寬力反饋回路開環(huán)頻率特性實測數(shù)據(jù)如圖9所示，截止頻率為1Hz，幅值穩(wěn)定裕度為 27dB，相位穩(wěn)定裕度為74°。

為驗證基于FPGA的脈沖計數(shù)二元調(diào)寬力反饋電路的檢測精度，用該電路連接陀螺進(jìn)行測試，測試時間約為9600s，陀螺敏感的地速分量約為11.5(°)／h。陀螺漂移測試曲線如圖10所示。圖10(a)為每秒鐘數(shù)據(jù)曲線，圖10(b)為每60個數(shù)做均值，即每分鐘均值數(shù)據(jù)曲線。脈沖計數(shù)檢測陀螺漂移均值及標(biāo)準(zhǔn)差如表1所示。

表1 用脈沖計數(shù)檢測陀螺漂移均值及標(biāo)準(zhǔn)差Table 1 Gyro drift rate's mean and standard deviation tested by pulse count

用原方案即在加矩電路中串入精密電阻，經(jīng)RC濾波后，由高精度的數(shù)字電壓表采集電壓間接得到電流，試驗條件同上，數(shù)字電壓表檢測陀螺漂移測試曲線如圖11所示。圖11(a)為每秒鐘數(shù)據(jù)曲線，圖11(b)為每分鐘均值數(shù)據(jù)曲線。數(shù)字電壓表檢測陀螺漂移均值及標(biāo)準(zhǔn)差如表2所示。

表2 數(shù)字電壓表檢測陀螺漂移均值及標(biāo)準(zhǔn)差Table 2 Gyro drift rate's mean and standard deviation tested by DVM

將兩組測試數(shù)據(jù)進(jìn)行對比發(fā)現(xiàn)，基于FPGA脈沖計數(shù)力反饋電路每分鐘的測量精度比用數(shù)字電壓檢測的高1.2倍，但是每秒鐘數(shù)據(jù)的標(biāo)準(zhǔn)差相差一個數(shù)量級。分析原因：1)用脈沖計數(shù)檢測每分鐘均值，由于數(shù)據(jù)是連續(xù)的，相當(dāng)于在1min內(nèi)對數(shù)據(jù)進(jìn)行了積分平滑，且脈沖計數(shù)檢測是在電路板內(nèi)完成，減少了受干擾的環(huán)節(jié)。2)用數(shù)字電壓表采集精密電阻上的電壓是經(jīng)過RC濾波的，噪聲被大大削弱，而脈沖計數(shù)檢測沒有經(jīng)過濾波。為了驗證這一效果，將脈沖計數(shù)的數(shù)據(jù)進(jìn)行頻譜分析，發(fā)現(xiàn)輸出信號中存在豐富的噪聲和擾動信號。參考RC低通濾波器特性，設(shè)計參數(shù)相同的數(shù)字濾波器，脈沖計數(shù)檢測的陀螺漂移進(jìn)行數(shù)字濾波后結(jié)果如圖12和表3所示。

由上述數(shù)據(jù)可知，采用濾波后，基于FPGA脈沖計數(shù)力反饋電路測量陀螺漂移的秒數(shù)據(jù)標(biāo)準(zhǔn)差有所減小，比用數(shù)字電壓表檢測的略低。由此證明基于FPGA脈沖計數(shù)力反饋電路滿足預(yù)期設(shè)計要求，且該方案的測試精度略高于數(shù)字電壓表檢測方式的精度。此外，通過試驗發(fā)現(xiàn)，陀螺漂移數(shù)據(jù)的噪聲還是比較豐富的，如何降低測試系統(tǒng)噪聲、盡量避免信號間的干擾、完善陀螺電磁兼容設(shè)計是下一步研究方向。

5 結(jié)論

本文設(shè)計了基于FPGA脈沖計數(shù)力反饋電路，測試結(jié)果表明在同樣的試驗條件下，該電路的測試精度略優(yōu)于目前使用的數(shù)字電壓表檢測方式，脈沖計數(shù)的測試方法可行，且提高了測試精度。該方案可獨立完成測試而不依賴于其他輔助測試儀器精度，因此可以在空間局限等特殊場合下完成高精度測試。二元脈沖調(diào)寬電路采用數(shù)字化FPGA方案，針對不同測試要求，可以較靈活地改變脈沖計數(shù)分辨率，并組成不同采樣時間的輸出，使陀螺漂移數(shù)據(jù)處理和分析手段更加豐富方便。二元脈沖調(diào)寬力反饋回路的帶寬可以做到20Hz以上，為后續(xù)辨識陀螺高階誤差系數(shù)試驗奠定了測試基礎(chǔ)。此外，可根據(jù)需要進(jìn)一步優(yōu)化包含陀螺在內(nèi)的系統(tǒng)電磁兼容設(shè)計。

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A Binary Width?demodulated Pulse Rebalance Loop Based on FPGA

WANG Yong?tong，ZHU Zhi?gang，ZHANG Pei?han，WANG Long
(Beijing Institute of Aerospace Control Devices，Beijing 100039)

A kind of binary width?demodulated pulse rebalance loop employed in single?degree?of?freedom rate?in?tegrating gyro test was implemented in this paper.The detail of design procedure was discussed，meanwhile，the simula?tions and test data were analyzed.The data indicate that the rebalance loop，which achieves test and evaluation without any other auxiliary apparatus，is more slightly precise than the DMV test based on the same condition.And what's more，the re?balance loop based on FPGA，which could provide higher resolution and sample frequency，is in high availability applica?tions.

single?degree?of?freedom rate?integrating gyro;torquer feedback test;binary width?modulated pulse re?balance loop;FPGA

U<666.1 文獻(xiàn)標(biāo)志碼：A class="emphasis_bold">666.1 文獻(xiàn)標(biāo)志碼：A 文章編號：1674?5558(2017)02?01255666.1 文獻(xiàn)標(biāo)志碼：A

1674?5558(2017)02?01255

A 文章編號：1674?5558(2017)02?01255

10.3969／j.issn.1674?5558.2017.02.013

王永彤，女，高級工程師，研究方向為導(dǎo)航、制導(dǎo)與控制。

2016?03?18