魏榕山，鐘美慶

(福州大學(xué) 物理與信息工程學(xué)院，福建 福州 350116)

低電源電壓帶隙基準電路設(shè)計

魏榕山，鐘美慶

(福州大學(xué) 物理與信息工程學(xué)院，福建 福州 350116)

提出一種應(yīng)用于低電源電壓供電的帶隙基準電路的解決方案。通過增加升壓模塊解決電流模帶隙基準電路只能應(yīng)用于1 V電源以上電壓的難題。文中在0.8 V電源電壓供電下設(shè)計帶隙基準電路。對電路進行理論分析與設(shè)計，采用SMIC 0.18 μm CMOS工藝模型，通過Cadence公司Spectre工具對所設(shè)計電路功能與性能進行仿真驗證，仿真結(jié)果表明，在-45～125 ℃溫度范圍內(nèi)，輸出電壓變化為2.085 mV，溫漂系數(shù)為10.6 ppm達到了設(shè)計要求。

帶隙基準；低電源電壓；升壓電路

帶隙基準電路可以在一定溫度及電源電壓變化范圍內(nèi)提供穩(wěn)定的電壓或電流，其廣泛應(yīng)用于各類模擬電路、數(shù)?；旌想娐芬约捌舷到y(tǒng)中，其精度直接影響整體電路的性能。各類高精度高性能集成電路中必須引入帶隙基準電路。

傳統(tǒng)結(jié)構(gòu)的帶隙基準電路提供基準輸出電壓約為1.26 V，其所需電源電壓更高[1-2]。即使低壓結(jié)構(gòu)帶隙基準電路對電源電壓的要求一般需要在1 V以上[3-4]。

但是隨著CMOS制造工藝的特征尺寸變小，特別是隨著電池式供電設(shè)備的使用，為了實現(xiàn)低功耗電路的目的，片上電路系統(tǒng)的供電電壓越來越低，低電源壓帶隙基準電路的設(shè)計刻不容緩[5]。

本文通過仿真并分析低電壓下帶隙基準電路設(shè)計難點及原因，提出了一種應(yīng)用于電源電壓下的實現(xiàn)帶隙基準電路的解決方案，即使用Doubler電路對超低電壓進行倍壓，然后用該電壓給帶隙基準電路進行供電，實現(xiàn)帶隙基準電壓輸出。

2 低壓結(jié)構(gòu)帶隙基準電路

帶隙基準基本原理是通過一個與溫度呈負相關(guān)系數(shù)的電壓VBE與另外一個與溫度呈正相關(guān)系數(shù)的電壓ΔVBE按照一定比例相疊加，得到一個與溫度不相關(guān)的電壓VREF。其中,VBE是晶體管連接成二極管形式的基極-發(fā)射極電壓，具有負溫度系數(shù)；ΔVBE是兩個雙極晶體管在不同電流下的基極-發(fā)射極電壓差，具有正溫度系數(shù)[6]。

傳統(tǒng)結(jié)構(gòu)的帶隙基準電路帶隙基準電壓為

VREF=VBE+17.2VT

(1)

其中，VT為熱電勢；VREF約為1.26 V。式(1)決定了傳統(tǒng)結(jié)構(gòu)的帶隙基準電路不適合用在低電源電壓情況。

為了在低電源電壓下得到穩(wěn)定的電壓參考源，1999年，Banba等人在JSSC雜志上發(fā)表了一種適合低壓工作的電流模結(jié)構(gòu)電路文章，也稱為Banba結(jié)構(gòu)，得到了廣泛應(yīng)用。圖1是電流模式帶隙基準電路的原理圖[7]。三極管Q1和Q2發(fā)射結(jié)面積比為1：N。Q1、Q2、R1、R2、R3、M1、M2及運放A組成了帶隙基準的核心電路。運放工作在深度負反饋狀態(tài)，其正向、負向輸入端處于箝位狀態(tài)，使A點電壓和B點電壓相等，即

VA=VB

(2)

VA=VBE1

(3)

VB=VR2=VBE2+VR

(4)

這樣通過電阻R3上的電流為

(5)

通過電阻R2上的電流為

(6)

保證M1、M2、M3的寬長比一致并處于飽和區(qū)，各支路的電流相等。輸出基準電壓為

VREF=IR4×R4=(IR2+IR3)×R4

(7)

要使輸出基準電壓與溫度無關(guān)，即對式(7)求偏導(dǎo)數(shù)，令其為零。將式(5)和式(6)代入，得

(8)

圖1 Banba結(jié)構(gòu)帶隙基準電路

上述結(jié)構(gòu)經(jīng)在低電源電壓時有較多應(yīng)用，但是其并不能適用于超低電源電壓供電情況[8]，如電源電壓為0.8 V甚至更低。因為：

(1)雙極性晶體管的的基極發(fā)射極電壓在低溫情況下具有較高的電壓。圖2為SMIC 0.18 μm工藝中雙極性晶體管在恒定電流1 μA的情況下的基極發(fā)射極電壓隨溫度變化曲線。從圖中可知基極-發(fā)射極電壓在-40～125 ℃范圍內(nèi)可能高達820 mV;

圖2 基極發(fā)射極電壓隨溫度變化

(2)在上面的原理分析中，其中一個關(guān)鍵假設(shè)是M1、M2、M3的寬長比一致，并處于飽和區(qū)，使各支路的上的電流相等，這就需要使這3個晶體管具有良好的匹配關(guān)系。在超低電源電壓供電時，晶體管的過驅(qū)動電壓過小，會導(dǎo)致M1、M2、M3的鏡像電流誤差顯著加大，嚴重影響帶隙基準電路的性能。

3 Doubler電路

Doubler電路可以實現(xiàn)對電源電壓進行倍壓輸出，如圖3所示[9-10]。

圖3 Doubler電路

圖4 時鐘時序

當(dāng)S1為1時，MN1和MN3導(dǎo)通，MP1和MP3截止，電源給電容C1充電；當(dāng)S1為0時，MN1和MN3截止，MP1和MP3導(dǎo)通，C1給Cout充電，輸出電壓約為2倍電源電壓。同理當(dāng)S2為1時，MN2和MN4導(dǎo)通，MP2和MP4截止，電源給電容C2充電；當(dāng)S2為0時，MN2和MN4截止，MP2和MP4導(dǎo)通，C2給Cout充電，輸出電壓約為2倍電源電壓，實現(xiàn)倍壓功能。

4 電路仿真與驗證

從上文的分析中可知，在超低電源電壓供電時，帶隙基準電路的設(shè)計是個嚴峻的挑戰(zhàn)。本文提出一種應(yīng)用于電源電壓為0.8 V的帶隙基準電路，并驗證其功能。本設(shè)計采用SMIC 0.18 μm工藝，用Candence軟件進行仿真驗證。

先對0.8 V的電源電壓通過Doubler電路進行倍壓。低壓電源通過Doubler電路后，其輸出電壓幅度約為2倍的電源電壓大小，該電壓能夠滿足大部分帶隙基準電路要求。本次設(shè)計用此電壓為Banba結(jié)構(gòu)帶隙基準電路供電，如圖5所示[11]。

圖5 總體結(jié)構(gòu)

圖6為本次設(shè)計Doubler電路驅(qū)動帶隙基準電路時的瞬態(tài)輸出電壓曲線。Doubler電路輸出電壓經(jīng)過一段時間后基本穩(wěn)定，輸出電壓平均值為1.548 V，紋波峰峰值為81.3 mV，紋波頻率為2倍時鐘頻率。

圖6 Doubler瞬態(tài)電壓輸出曲線

用Doubler輸出的電壓為Banba結(jié)構(gòu)帶隙基準電路供電。保證M1、M2、M3管具有較大的過驅(qū)動電壓，實現(xiàn)較高的PSRR，可以抑制Doubler輸出電壓的紋波。圖7為采用Doubler供電時帶隙基準電路瞬態(tài)輸出曲線。從圖中可知在電路穩(wěn)定后，基準電壓上也存在隨2倍時鐘頻率周期變化的波動，但變化幅度控制在205 μV范圍以內(nèi)，不影響大多數(shù)時候的應(yīng)用。圖8為采用Doubler供電時，輸出基準電壓隨溫度的變化曲線。從圖4可知最大溫漂為2.085 mV，即10.6 ppm。

圖7 瞬態(tài)基準電壓輸出曲線

圖8 基準電壓輸出溫度曲線

表1給出了本設(shè)計與文獻[12～15]的性能比較。從表中可以看出，本文提出的方式能夠保證帶隙基準電路基本性能，且滿足較低電源電壓輸入的應(yīng)用，符合設(shè)計預(yù)期與初衷。文中選取的電源電壓是0.8 V，但是實際上，該方式可以對更低的電壓進行倍壓，然后選擇低壓結(jié)構(gòu)的帶隙基準電路進行基準電壓輸出，有更廣泛的應(yīng)用。

表1 帶隙基準電路性能比較

5 結(jié)束語

文中提出一種應(yīng)用于低電源電壓帶隙基準電路的解決方案，且在0.8 V的電源電壓供電下，對該方案進行仿真驗證。仿真結(jié)果表明，該方式能夠滿足低電源電壓下帶隙基準電路應(yīng)用，具有較強的實際應(yīng)用參考價值。

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Design for a Low Supply Voltage Bandgap Reference Circuit

WEI Rongshan, ZHONG Meiqing

(School of Physics and Information Engineering, Fuzhou University, Fuzhou 350116, China)

A solution applied to low supply voltage bandgap reference circuit was proposed. It aimed to solve current mode bandgap reference circuit that can be only applied to 1 V supply voltage problem by increasing the booster module. This paper took a low supply voltage of 0.8 V as an example to design the bandgap reference circuit. The SMIC 0.18μm CMOS process model was used to design circuit and the Cadence Spectre tool was used to simulate the circuit function and performance.The simulation results showed in a temperature range of -45 ～ 125 ℃, the output voltage variation range was 2.085 mV, which meant the drift coefficient was 10.6 ppm.

bandgap reference；low supply voltage；booster circuit

2016- 03- 03

國家自然科學(xué)基金資助項目(61404030)

魏榕山(1980-)，男，博士，副教授。研究方向：微納電子器件與集成電路設(shè)計。鐘美慶(1990-)，男，碩士研究生。研究方向：集成電路設(shè)計。

10.16180/j.cnki.issn1007-7820.2017.01.010

TN432

A

1007-7820(2017)01-034-04