邢德鍵+屈雄偉+李宇騰

摘要：三維感應(yīng)測井系統(tǒng)是一種新的地層結(jié)構(gòu)探測系統(tǒng)，它可以識別地層的三維特性，是人們認(rèn)識地層特性，進(jìn)行油、氣儲層評價的有效方法。本系統(tǒng)采用DSP芯片TMS320F2812和Altera Cyclone IV系列EP4CE6E22C8芯片作為數(shù)據(jù)采集和處理的核心進(jìn)行數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)。

關(guān)鍵詞：測井?dāng)?shù)據(jù)采集；DSP；FPGA

中圖分類號：TP391 文獻(xiàn)標(biāo)識碼：A 文章編號：1009-3044（2017）01-0274-02

在油氣勘探和開采中，地層電阻率是在測井中識別和評價儲層油水性質(zhì)最基本、最有效的方法和手段。感應(yīng)測井是最重要的地層電阻率測量方法。存在于沙泥巖薄互層中，沙泥巖薄互層和裂縫性油氣層是各向異性的。因此如何正確評價這類儲層孕育了三分量感應(yīng)測井儀器的產(chǎn)生。三維感應(yīng)井線圈系在常規(guī)的軸向線圈系（ z 軸向）的基礎(chǔ)上加上了水平線圈系（ x 和 y 軸向），所以三維感應(yīng)測井儀既能測出水平方向的電阻率，又能測出垂直方向的電阻率，因此能夠更為精確的評價巖石物理性質(zhì)。本文采用 DSP+FPGA 的方案 ，實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)。FPGA控制 A/D 的采集，F(xiàn)PGA和DSP進(jìn)行數(shù)據(jù)傳輸，具有時序控制方便和很好的信號處理能力。

1 系統(tǒng)框圖

系統(tǒng)框圖如圖1所示，主要由A/D采集和數(shù)據(jù)傳輸組成。FPGA作為系統(tǒng)的控制部分，由FPGA控制A/D采集芯片進(jìn)行數(shù)據(jù)采集。TMS320F2812 DSP進(jìn)行數(shù)據(jù)的讀取和通過RS232將數(shù)據(jù)上傳到PC機(jī)。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 數(shù)據(jù)采集模塊設(shè)計(jì)

圖1中的A/D采集電路采用AD7686芯片，AD7686是一款16位、電荷再分配、逐次逼近型模數(shù)轉(zhuǎn)換器（ADC），采用5V單電源（VDD）供電。串行接口方式。FPGA選用Altera Cyclone IV系列EP4CE6E22C8芯片。DSP采用TI公司生產(chǎn)的TMS320F2812芯片。

如圖2所示，SDI， SCK， SDO， CNV分別連接到接EP4CE6E22C8的I/O端口。SDI接口為串行輸入接口。SDI引腳與FPGA連接，F(xiàn)PGA輸出高電平。CNV為模數(shù)轉(zhuǎn)換輸入接口，模數(shù)轉(zhuǎn)換過程中狀態(tài)由CNV引腳控制。AD7686開始轉(zhuǎn)換標(biāo)志是CNV由低電平變?yōu)楦唠娖?，在整個轉(zhuǎn)換過程中CNV要保持高電平且高電平大小大于0.5us。SCK位串行數(shù)據(jù)時鐘輸入信號，當(dāng)CNV由高電平變?yōu)榈碗娖綍r，F(xiàn)PGA給SCK輸入時鐘信號。SDO位串行數(shù)據(jù)輸出信號，當(dāng)SCK為下降沿SDO輸出數(shù)據(jù)。通過串行方式將數(shù)據(jù)發(fā)送給FPGA（AD7686模數(shù)轉(zhuǎn)換時序圖如圖3所示），F(xiàn)PGA內(nèi)部實(shí)行串/并轉(zhuǎn)換。

2.2系統(tǒng)通信接口設(shè)計(jì)

TMS320F2812是通過串口與PC機(jī)進(jìn)行數(shù)據(jù)交換，選用RS-232C標(biāo)準(zhǔn)接口。由于RS-232C的標(biāo)準(zhǔn)接口與TTL電平不同， 選用驅(qū)動芯片MAX232實(shí)現(xiàn)TTL與RS-232接口電平的轉(zhuǎn)換。MAX232具有兩個通道分別為發(fā)送通道和接收通道，采用+5V供電而且具有功耗低、集成度高的優(yōu)點(diǎn)。

3系統(tǒng)軟件設(shè)計(jì)與實(shí)現(xiàn)

3.1 DSP 軟件設(shè)計(jì)

DSP 的主要功能是得到 FPGA 緩存的數(shù)據(jù)并把數(shù)據(jù)上傳到上位機(jī)。數(shù)據(jù)讀取采取中斷方式，當(dāng)FIFO寫滿后開中斷通知DSP可以讀取數(shù)據(jù)，DSP讀取數(shù)據(jù)后關(guān)中斷，DSP將讀到的數(shù)據(jù)上傳到上位機(jī)。流程如圖4所示。

3.2 FPGA軟件設(shè)計(jì)

FPGA實(shí)現(xiàn)ADC采集和數(shù)據(jù)在其內(nèi)部進(jìn)行串并轉(zhuǎn)換功能。流程圖如圖5所示。

首先由FPGA啟動ADC芯片采集，數(shù)據(jù)在FPGA內(nèi)部實(shí)行串并轉(zhuǎn)換且把數(shù)據(jù)寫到FIFO中緩存，當(dāng)FIFO寫滿向DSP發(fā)出中斷，DSP響應(yīng)中斷后讀取數(shù)據(jù)。DSP將數(shù)據(jù)上傳到上位機(jī)。

4 結(jié)論

本文將 DSP 和 FPGA 相結(jié)合，設(shè)計(jì)了三分量感應(yīng)中的水平線圈系數(shù)據(jù)采集系統(tǒng)。該充分利用FPGA時序控制方便和硬件資源豐富以及DSP信號處理優(yōu)勢，為實(shí)際儀器提供實(shí)驗(yàn)基礎(chǔ)。

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