胡世林，孫 凱，2，郝明麗

（1.中國科學(xué)院微電子研究所 新一代通信射頻芯片技術(shù)北京市重點(diǎn)實驗室，北京100029；2.山東大學(xué) 信息科學(xué)與工程學(xué)院，山東 濟(jì)南250100）

433 MHz CMOS功率放大器設(shè)計

胡世林1，孫 凱1，2，郝明麗1

（1.中國科學(xué)院微電子研究所 新一代通信射頻芯片技術(shù)北京市重點(diǎn)實驗室，北京100029；2.山東大學(xué) 信息科學(xué)與工程學(xué)院，山東 濟(jì)南250100）

基于IBM 0.18um SOI CMOS工藝，設(shè)計了一款工作在433 MHz的兩級AB類功率放大器。驅(qū)動級和輸出級均采用共源共柵結(jié)構(gòu)以提高電源電壓，從而提高輸出功率。采用了自適應(yīng)偏置電路解決了共源管和共柵管之間電壓分布不均的問題，提高了電路可靠性。輸入級采用了電壓-電壓反饋降低增益，提高電路穩(wěn)定性。片內(nèi)集成了輸入匹配、級間匹配電路。后仿真結(jié)果表明，該放大器的增益為33.97 dB，1 dB壓縮點(diǎn)為28.12 dBm,PAE為23.86%。

功率放大器；SOI；共源共柵；自適應(yīng)偏置；電壓-電壓反饋

近年來，基于CMOS工藝的高性能射頻功率放大器一直是研究的熱點(diǎn)和難點(diǎn)[1-3]。一方面，基于CMOS工藝的射頻電路易與數(shù)字電路集成，從而降低整體芯片的成本；另一方面，隨著CMOS工藝進(jìn)入深亞微米區(qū)域，器件的擊穿電壓也隨著降低，限制了CMOS功率放大器的輸出功率。

對于功率放大器而言，輸出功率與電源電壓的平方成正比，與漏端的負(fù)載阻抗成反比[4]。所以，可以通過增大電源電壓和減小負(fù)載阻抗來提高輸出功率。但是由于負(fù)載阻抗必須匹配到50歐姆，而較低的負(fù)載阻抗會使得輸出阻抗轉(zhuǎn)換網(wǎng)絡(luò)的阻抗轉(zhuǎn)換比偏高。由集總參數(shù)元件組成的阻抗轉(zhuǎn)換網(wǎng)絡(luò)功率損耗會隨著阻抗轉(zhuǎn)換比的升高而升高[5]。故而，漏端的負(fù)載阻抗不能取的過低。所以，就提高功率放大器的輸出功率而言，提高電源電壓的優(yōu)勢比降低負(fù)載阻抗更明顯。

以文中設(shè)計的433MHz功率放大器為例：433 MHz這一頻段短距離傳輸能力強(qiáng)，廣泛應(yīng)用于物聯(lián)網(wǎng)、智能家居等領(lǐng)域[6]，但是屬于免申請段發(fā)射接收頻率，不需要管理，導(dǎo)致該頻段的設(shè)備易被干擾，所以無線通信系統(tǒng)需要使用較大輸出功率的功率放大器[7]。為了降低CMOS器件低擊穿電壓對性能造成的負(fù)面影響，文中設(shè)計的功率放大器采用了一種自適應(yīng)偏置共源共柵放大電路。該電路能夠均勻的將電壓分布在共源管和共柵管，從而使得電路即使工作在比較高的電源電壓下，也依舊能夠保證可靠性。

1 自適應(yīng)偏置電路設(shè)計

如圖1是普通共源共柵電路原理圖[8]，其中M1的漏極和M2的源極連在一起，這樣可以增加輸出阻抗，提高增益；另外，由于M1和M2共同分擔(dān)電源電壓，因此可以適當(dāng)提高電源電壓以增加輸出功率。Cblock1和Cblock2是交流耦合電容， 在輸入輸出端隔離直流信號；Lchoke是扼流電感，用來避免輸出交流信號通過M2的漏端流出到地。下面我們來分析一下在大信號情況下，共柵管和共源管的電壓分布。

圖1 普通共源共柵放大電路

在不考慮knee電壓的情況下，M2的漏極電壓擺幅是0到2倍Vdd[9]。所以，M2柵漏電壓最大為：

當(dāng)g1點(diǎn)電壓達(dá)到最小時，根據(jù)共源電路的特性，d1點(diǎn)電壓達(dá)到最高；根據(jù)共柵電路的特性，d2點(diǎn)電壓也達(dá)到最高。因此，當(dāng)g1電壓趨近于0時，d2點(diǎn)電壓達(dá)到2Vdd，而d1點(diǎn)電壓最高不能超過Vbias2，故M1柵漏電壓最大值為：

由于 M2偏置在飽和區(qū)， 即 Vdd＞Vbias2， 所以Vmax_M2＞Vmax_M1。為了保證M1管的可靠性，就必須選擇較小的電源電壓，從而降低了最大輸出功率。

為了消除因為共源管和共柵管因為柵漏電壓分布不均給輸出功率帶來的不利影響，本文采用了能自動調(diào)節(jié)M2柵極電壓的電路。新增電路如下圖虛線框內(nèi)所示：

現(xiàn)在來分析一下自適應(yīng)偏置電路的原理。

圖3為M2管的交流小信號電路圖。直觀上理解，一方面Cadapt可以給M2柵端電壓Vg充放電，另一方面由于Cgd的存在，Vg可以隨著Vd變化。所以，Vg變得不再固定。下面是詳細(xì)推導(dǎo)：

由漏端的電流守恒可得：

圖2 自適應(yīng)偏置共源共柵放大電路

圖3 交流小信號圖

由柵端電流守恒可得：

（3）（4）式同時對Vs微分，消去dVd得

M2的最大柵漏電壓為：

M1的最大柵漏電壓為：

通過觀察（6）（7），變量Cadapt在兩式最后一項的分母上，通過適當(dāng)調(diào)節(jié)Cadapt的值可以得到Vmax_M1= Vmax_M2。

如此，可以使得M1管和M2管的柵漏電壓達(dá)到相同，電源電壓達(dá)到最大。最后，電路的電源電壓設(shè)定為4.2 V，在電路的瞬態(tài)仿真過程中，共源管和共柵管都工作在安全區(qū)域以內(nèi)。

2 功率放大器設(shè)計

文中設(shè)計了一款基于SOI CMOS工藝，工作頻率在433MHz的AB類功率放大器[10]。該放大器由兩級組成，原理圖如圖4。

圖4 功率放大器芯片原理圖

虛線內(nèi)部是片上部分，輸入匹配電路，級間匹配電路均采用CLC匹配形式，有利于調(diào)節(jié)匹配網(wǎng)絡(luò)Q值，拓展帶寬[11]；同時也省去了耦合電容。由于仿真得到的電感值偏高，在版圖上的面積過大，所以為了節(jié)省面積，降低芯片成本，電感放在片外由分立元件實現(xiàn)。負(fù)載阻抗匹配網(wǎng)絡(luò)對功放的輸出功率影響最大，為了防止仿真模型不夠精確造成實際輸出功率不夠理想，所以也放在片外實現(xiàn)。

為了滿足輸出功率的要求，設(shè)計從輸出級開始。ADS2014的sourcepull模板和loadpull模板通過仿真出電路在不同負(fù)載阻抗和源阻抗的情況下的輸出功率，PAE和增益來得到最佳負(fù)載阻抗和源阻抗。針對設(shè)計要求，我們設(shè)定MOS管的尺寸為12 mm。C1、R1和C2、R2分別構(gòu)成輸出級和驅(qū)動級的自適應(yīng)偏置電路。C1值和C2確定為5 pF，R1和R2的值確定為10.8 k歐姆；確定為M1和M3的柵壓確定為0.55 V。

當(dāng)驅(qū)動級的尺寸選為2 mm時，輸出功率能夠滿足驅(qū)動輸出級的要求。但是，在設(shè)計過程中發(fā)現(xiàn)，在不加反饋的情況下，整個電路的功率增益為42.29 dB，并且低頻出現(xiàn)震蕩。因此，為了降低驅(qū)動級增益，保證電路的穩(wěn)定性，在驅(qū)動級共源管的柵端和共柵管的漏端串聯(lián)電阻Rf和電容Cf形成電壓-電壓反饋。經(jīng)過反復(fù)調(diào)試Rf和Cf的值，最后確定當(dāng)Rf為500歐姆，Cf為1pF時，低頻震蕩消失，此時，功率增益為34 dB。

由于芯片通過鍵合線連接到PCB板上，而鍵合線會降低電路的輸出功率，增益以及增加電路的不穩(wěn)定性[12]。所以，前仿真設(shè)計時必須考慮鍵合線的影響。通過ADS提供的鍵合線模型，仿真出單根鍵合線在433 MHz下阻抗值為0.035+j*0.968，其中實部可忽略不計，虛部等效為356 pH的電感。為了減少鍵合線對電路的影響，需要對版圖做優(yōu)化設(shè)計。如圖4所示，M3的漏極接地，此處的鍵合線對電路性能的影響最大。由于M3和M4的尺寸較大，可以采用對稱式布局使得M3的接地pad盡可能大，這樣可以打上多根鍵合線，減小電感。另外，M3漏端的接地引線采用工藝庫中電導(dǎo)率最高的頂層金屬實現(xiàn)，寄生阻抗值可以達(dá)到最小。最后版圖布局如圖5所示，M3的兩個接地pad分別可以打3根鍵合線，由于互感的存在，仿真得到的等效電感值為200pH。同時應(yīng)用HFSS軟件對鍵合線的仿真驗證[13]，與ADS得到的結(jié)果大致相同。

最后，電路前仿真得到線性增益為35.013 dB，輸出1 dB壓縮點(diǎn)的功率為29.01 dBm，此時的PAE為28.16%。

3 后仿真結(jié)果和分析

版圖照片如圖5所示。

圖5 版圖照片

后仿真得到的S參數(shù)如下所示：

仿真過程中，片外分立元件使用村田提供的器件庫來實現(xiàn)。其中輸入匹配網(wǎng)絡(luò)和級間匹配網(wǎng)絡(luò)的兩個電感值分別為22 nH和12 nH。片內(nèi)集成的四個電容值分別是6 pF、7.94 pF、5.73 pF和10.7 pF。版圖由Cadence軟件繪制完成。仿真結(jié)果如圖7，在輸入信號頻率為433 MHz，信號源阻抗和負(fù)載阻抗為50歐姆情況下，小信號參數(shù)S11和S22均在-10 dB以下，匹配良好；S21達(dá)到了34 dB，增益符合要求。

圖6 S參數(shù)

圖7為輸出功率，增益，PAE隨輸入功率變化的曲線圖。

圖7 輸出功率、增益、PAE隨輸入功率的變化

由圖中我們可以看出，線性增益為33.97 dB，功率增益1 dB壓縮點(diǎn)的輸出功率為28.12 dBm，PAE為23.86%；功率3dB壓縮點(diǎn)的輸出功率為29.01dBm，PAE為29.54%。對比前仿真的結(jié)果，性能出現(xiàn)了惡化，這是因為后仿真中考慮了導(dǎo)線、管芯之間的高頻寄生電容和電感。另外，該電路的缺點(diǎn)是PAE偏低，可以通過采用Doherty電路結(jié)構(gòu)[14]或包絡(luò)跟蹤電源調(diào)制器[15]來提高效率。

4 結(jié) 論

設(shè)計了一款433 MHz CMOS共源共柵功率放大器。該電路的特點(diǎn)在于應(yīng)用了自適應(yīng)偏置電路以提高可靠性；并且在片內(nèi)集成了輸入匹配電路和級間匹配電路；輸出功率和增益較大。測試結(jié)果表明，該放大器線性增益為33.97 dB，功率增益1 dB壓縮點(diǎn)的輸出功率為28.12 dBm，PAE為23.86%。

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433MHz CMOS power amplifier design

HU Shi-lin1，SUN Kai1，2，HAO Ming-li1
（1.Institute of Microelectronics of Chinese Academy of Sciences，Beijing 100029，China；2.School of Information Science and Engineering,Shandong University，Jinan 250100，China）

A 433MHz class-AB power amplifier is designed based on IBM 0.18um SOI CMOS process.To improve the output power,the driver stage and the output stage is designed using the cascade structure.To solve the problem of the unbalanced voltage between the common gate MOSFET and the common source MOSFET,the self-adaptive-bias design is used,and this improves the reliability of the circuit.This chip integrates the input match circuit and the inter stage match circuit.The post-simulation shows that the gain of the amplifier is 33.97dB,1dB compression point is 28.12dBm and the PAE is 23.86%.

power amplifier；SOI；cascode；self-adaptive-bias；voltage-voltage feedback

TN432

：A

：1674－6236（2017）05-0158-04

2016-03-16稿件編號：201603197

胡世林（1990—），男，湖北黃岡人，碩士。研究方向：射頻集成電路設(shè)計。