張榮臻，高娜燕，朱 媛，丁榮崢

（中國電子科技集團(tuán)公司第58研究所，江蘇無錫 214035）

基于信號/電源完整性的3D-SiP陶瓷封裝設(shè)計(jì)

張榮臻，高娜燕，朱 媛，丁榮崢

（中國電子科技集團(tuán)公司第58研究所，江蘇無錫 214035）

通過3D集成技術(shù)實(shí)現(xiàn)電子產(chǎn)品的小型化、高密度、高性能，已成為一條重要的技術(shù)途徑。為了實(shí)現(xiàn)某型號數(shù)字信號處理系統(tǒng)的小型化，采用上下腔、3D疊層的氣密性陶瓷封裝結(jié)構(gòu)，基于產(chǎn)品的信號/電源完整性對陶瓷封裝進(jìn)行了設(shè)計(jì)。運(yùn)用Cadence Release16.3及SIwave5軟件對其電性能進(jìn)行了仿真分析，并根據(jù)仿真結(jié)果對封裝設(shè)計(jì)進(jìn)行優(yōu)化，使封裝的信號/電源完整性符合產(chǎn)品設(shè)計(jì)要求。最終研制生產(chǎn)的產(chǎn)品測試結(jié)果與仿真結(jié)果吻合，驗(yàn)證了封裝電設(shè)計(jì)的合理性。

3D-SiP；信號/電源完整性；陶瓷封裝

1 引言

隨著電子產(chǎn)品朝著小型化、高密度集成、多功能和高性能的方向不斷發(fā)展，系統(tǒng)級封裝（System in Package，SiP）作為集成的重要技術(shù)，得到了越來越廣泛的關(guān)注和應(yīng)用。系統(tǒng)級封裝技術(shù)是將多個(gè)不同功能的元器件通過不同的技術(shù)集成在一個(gè)封裝體內(nèi)，形成具有系統(tǒng)或子系統(tǒng)功能的單顆封裝件，具有更小的體積、更輕的質(zhì)量，且相較于系統(tǒng)級芯片具有研制周期短、集成度及可靠性高等優(yōu)點(diǎn)[1]。

本文擬通過某型號數(shù)字信號處理系統(tǒng)采用上下腔、3D疊層的氣密性陶瓷封裝結(jié)構(gòu)，運(yùn)用Cadence Release 16.3及SIwave5軟件對其信號/電源完整性進(jìn)行設(shè)計(jì)、仿真分析，并根據(jù)仿真結(jié)果對其進(jìn)行優(yōu)化，最后研制生產(chǎn)出產(chǎn)品并進(jìn)行測試，將測試結(jié)果與仿真結(jié)果進(jìn)行對比，以驗(yàn)證電設(shè)計(jì)合理性以及與產(chǎn)品實(shí)現(xiàn)的一致性。

2 3D-SiP產(chǎn)品方案設(shè)計(jì)

該型號數(shù)字信號處理系統(tǒng)主要包含DSP、FPGA、SRAM、FLASH及信號調(diào)制解調(diào)芯片等，共17個(gè)裸芯片與46個(gè)阻容器件，其電路功能框圖如圖1所示。芯片最高工作頻率200 MHz，輸入電平為3.3 V TTL電平（RS422差分電平除外），要求供電電源電壓為3.3 V±0.5 V，輸出高電平大于2.4 V、低電平小于0.5 V，且輸出的RS422差分電平信號應(yīng)符合RS422標(biāo)準(zhǔn)。

圖1 某型號數(shù)字信號處理系統(tǒng)的電路功能框圖

產(chǎn)品采用陶瓷封裝，采用400 MPa抗彎強(qiáng)度的高溫共燒多層氧化鋁陶瓷外殼技術(shù)，設(shè)計(jì)有獨(dú)立的氣密性上下腔體、引出采用四邊扇出方式，采用3D疊層工藝，封裝體為大小35 mm×32 mm的0.50 mm節(jié)距CQFP240。陶瓷封裝結(jié)構(gòu)及布局如圖2和圖3所示。封裝下腔包括FPGA、DSP、SRAM、FLASH芯片，采用轉(zhuǎn)接基板加3D疊層方式實(shí)現(xiàn)。由于FPGA芯片尺寸最大，將FPGA芯片放在下腔的最底層；同時(shí)根據(jù)SRAM、FLASH、DSP芯片的大小及芯片疊層的技術(shù)要求，在FPGA芯片上首先疊一個(gè)轉(zhuǎn)接基板，然后再在轉(zhuǎn)接基板上組裝SRAM、FLASH、DSP芯片。封裝上腔包括圖1中的芯片1～芯片4，及需要內(nèi)置的46個(gè)電阻電容。

圖2 陶瓷封裝結(jié)構(gòu)示意圖

圖3 陶瓷封裝布局圖

根據(jù)轉(zhuǎn)接基板及HTCC陶瓷外殼制作工藝要求，在考慮設(shè)計(jì)規(guī)則和組裝工藝的基礎(chǔ)上，進(jìn)行裸芯片互連轉(zhuǎn)接基板設(shè)計(jì)及陶瓷外殼設(shè)計(jì)。轉(zhuǎn)接基板為硅基板，最終設(shè)計(jì)尺寸為14.71 mm×14.71 mm，通過硅基轉(zhuǎn)接板用鍵合絲實(shí)現(xiàn)FPGA與SRAM、FLASH、DSP之間的互連，以及與HTCC外殼之間的互連。FPGA芯片采用導(dǎo)熱導(dǎo)電膠與下腔底固定，硅基轉(zhuǎn)接板采用導(dǎo)熱絕緣膠與FPGA芯片固定。上腔裸芯片采用導(dǎo)熱導(dǎo)電膠與上腔底固定，亦采用鍵合方式與外殼鍵合指互連；電阻電容均采用導(dǎo)熱導(dǎo)電膠與上腔底固定。陶瓷封裝下腔封帽工藝采用平行縫焊，上腔封帽工藝采用合金熔封；外引腳采用模具成型/剪邊。

3 3D-SiP產(chǎn)品電設(shè)計(jì)

對于介電常數(shù)較高的陶瓷封裝，由多種因素引起的信號噪聲將對電路的信號/電源完整性產(chǎn)生無法忽視的影響[2]。從本質(zhì)上看，信號噪聲源于傳輸線本身存在的寄生電阻、電容、電感與電信號的相互作用，最終導(dǎo)致一系列信號質(zhì)量下降、參考電位不穩(wěn)定等問題。陶瓷封裝互連中的信號噪聲包括反射（會(huì)引起上沖、下沖和振鈴效應(yīng)）、串?dāng)_和同步開關(guān)噪聲（包括電源彈跳和地彈跳，即SSN）等。反射產(chǎn)生于電互連阻抗不匹配處，串?dāng)_產(chǎn)生于信號互連線間電磁場的相互干擾，同步開關(guān)噪聲是由于電源和地網(wǎng)絡(luò)阻抗及電源/地層布局不合理[3]。

圖4 陶瓷封裝信號噪聲控制方法

在進(jìn)行陶瓷封裝布線設(shè)計(jì)時(shí)，從防反射、防串?dāng)_、降低同步開關(guān)噪聲3方面對信號噪聲進(jìn)行控制，如圖4所示。首先是注意芯片與封裝特征阻抗的匹配，保證走線盡量為芯片引出端到封裝引出端之間的距離最短，避免走線銜接處呈90°，盡量采用135°或圓弧過渡連接，降低反射噪聲；并對關(guān)鍵信號控制線間距或以正交方式走線，減小電磁耦合面積，以降低串?dāng)_噪聲；同時(shí)增大電源/地層互感，并保證相鄰信號走線在地平面有完整投影，以降低同步開關(guān)噪聲。

3D-SiP陶瓷封裝布線設(shè)計(jì)由硅基轉(zhuǎn)接板和陶瓷外殼兩部分組成。其中，硅基轉(zhuǎn)接板設(shè)計(jì)為兩層布線，最小線寬間距均為10μm；HTCC陶瓷外殼布線設(shè)計(jì)為24層布線，最小線寬間距均為100μm。硅基轉(zhuǎn)接板和陶瓷外殼剖面示意圖如圖2所示，典型布線圖如圖5所示。

圖5 產(chǎn)品布線示意圖（部分）

4 封裝電性能仿真分析

在陶瓷封裝布線設(shè)計(jì)完成后，利用仿真軟件從信號完整性及電源完整性兩個(gè)方面對封裝進(jìn)行仿真分析，根據(jù)仿真分析結(jié)果對陶瓷封裝設(shè)計(jì)進(jìn)行優(yōu)化，確保信號走線的合理布局，改善陶瓷封裝的電性能，使本設(shè)計(jì)能夠滿足該型號數(shù)字信號處理系統(tǒng)的設(shè)計(jì)要求。

4.1 信號完整性仿真分析

產(chǎn)品要求輸出高電平大于2 V或2.1 V（Flash信號），低電平小于0.8 V。通過信號完整性仿真驗(yàn)證整個(gè)鏈路系統(tǒng)信號的合理性。仿真利用Cadence公司的SiP Digital SI XL 16.5以及Ansoft公司的SIwave5仿真軟件。根據(jù)信號的走向?qū)⑺抡娴男盘柗殖?類，即DSP到FPGA信號、DSP到BGA信號、FPGA到SRAM信號、FPGA到FLASH信號及FPGA到PROM信號。

圖6所示為信號完整性仿真波形圖，圖中3種波形分別代表Slow、Typical、Fast 3種環(huán)境狀態(tài)下的波形，即低溫高壓、常溫常壓、高溫低壓，虛線為判斷標(biāo)準(zhǔn)。圖6（a）為設(shè)計(jì)優(yōu)化前時(shí)鐘信號ECLKOUT的仿真波形圖，由該圖可以看出該信號存在較大的過沖及振鈴。圖7和圖8為陶瓷外殼布線圖修改前和修改后的情況，圖中圈出標(biāo)注處信號為ECLKOUT，由于目前設(shè)計(jì)該net沒有參考面，因此在L14層該net下方鋪一層地平面為參考平面。由圖6（b）信號波形可以看出，進(jìn)行上述優(yōu)化后的信號質(zhì)量得到很大的改善。

圖6 信號完整性仿真波形圖

圖7 陶瓷外殼L15層布線修改前后變化

圖8 陶瓷外殼L14層布線修改前后變化

對產(chǎn)品各類信號分別進(jìn)行仿真，并根據(jù)仿真結(jié)果進(jìn)行相應(yīng)優(yōu)化，最終仿真結(jié)果表明，盡管有些波形存在一定的過沖及振鈴，但是波形整體良好，滿足產(chǎn)品設(shè)計(jì)要求。

4.2 電源完整性仿真分析

電源噪聲不僅會(huì)對芯片本身工作狀態(tài)產(chǎn)生影響，還會(huì)影響時(shí)鐘系統(tǒng)，引起時(shí)序匹配問題等，通過電源完整性仿真驗(yàn)證使電源系統(tǒng)更加穩(wěn)健。仿真利用Cadence公司的SiP Digital SI XL 16.5以及Ansoft公司的SIwave5仿真軟件。

4.2.1 諧振分析

在高頻時(shí)，由于分布電感ESL的影響，電源、地平面相當(dāng)于一個(gè)諧振腔，具有諧振特性[4]。圖9中所示是一塊完整的封裝基板模型，從圖中我們可以看到，電源平面其實(shí)可以看成是由很多電感和電容構(gòu)成的網(wǎng)絡(luò)，也可以看成是一個(gè)共振腔，在一定頻率下，這些電容和電感會(huì)發(fā)生諧振現(xiàn)象，從而影響電源層的阻抗。隨著頻率的增加，電源阻抗是不斷變化的，尤其是在并聯(lián)諧振效應(yīng)顯著的時(shí)候，電源阻抗也隨之明顯增加，進(jìn)而造成電源的不穩(wěn)定。

諧振分析主要是在信號工作頻段范圍（210 MHz）內(nèi)，查看電源平面是否有諧振點(diǎn)出現(xiàn)，在設(shè)計(jì)中要避免信號走在發(fā)生諧振幅度最高的位置附近。若無法避免，則需要在發(fā)生諧振幅度最高的位置附近增加去耦電容來改變諧振頻點(diǎn)的分布[5]。

圖9 封裝基板等效模型圖

首先選擇要分析的電源平面及對應(yīng)的參考地平面，然后根據(jù)仿真出的諧振頻點(diǎn)查看諧振分布圖。圖10和圖11分別為L6-5VB、L9-3.3V層諧振圖，本文仿真列出5個(gè)諧振頻點(diǎn)，圖中顯示的是諧振幅度最大的諧振頻點(diǎn)處的諧振圖。由諧振圖可以看出，在信號工作頻段內(nèi)（210 MHz以內(nèi)），各電源平面沒有出現(xiàn)諧振點(diǎn)。

圖10 L6-5VB層諧振圖

圖11 L9-3.3V層諧振圖

4.2.2 關(guān)鍵IC芯片Z阻抗分析

目標(biāo)阻抗主要考慮的問題有基板疊層方案、濾波電容的選擇和放置、電源分割等[6]。進(jìn)行Z阻抗設(shè)計(jì)，需要根據(jù)要求給出一個(gè)目標(biāo)阻抗：

大部分?jǐn)?shù)字電路器件對電源波動(dòng)的要求在正常電壓的±5%范圍之內(nèi)。最大瞬態(tài)電流為芯片上電穩(wěn)態(tài)后的電流與最大峰值電流差值（更嚴(yán)格的設(shè)計(jì)為最大工作電流，實(shí)際上多數(shù)芯片有上電過程，不可能從零直接到峰值）。最大瞬態(tài)電流ΔI是與頻率相關(guān)的值，即包含直流分量和交流分量，在直流情況下，由于Z變成了純電阻，低阻就對應(yīng)了低的電源供電IR壓降，在交流情況下，低阻能使開關(guān)電流產(chǎn)生的瞬態(tài)噪聲也變小，因此，Ztarget是頻域參數(shù)。

根據(jù)上述目標(biāo)阻抗計(jì)算公式計(jì)算目標(biāo)阻抗，其中電壓允許波動(dòng)范圍取5%，最大瞬間電流由各電源功耗除以對應(yīng)電壓值得到，系統(tǒng)要求在信號工作頻段，Z阻抗不超過目標(biāo)阻抗值。此仿真主要分析5 V及3.3 V電源平面的Z參數(shù)。

5 V電源網(wǎng)絡(luò)目標(biāo)阻抗為41.7 Ω，仿真結(jié)果見圖12，滿足設(shè)計(jì)目標(biāo)要求。

圖12 5 V電源Z阻抗曲線

3.3 V電源網(wǎng)絡(luò)目標(biāo)阻抗為0.162 Ω，將原來10個(gè)0.1 μF電容改為4個(gè)100 pF、5個(gè)1 nF和1個(gè)0.1 μF的電容，Z阻抗有一定的降低，但還未達(dá)到目標(biāo)阻抗，仿真結(jié)果見圖13。對于該電源，需要在封裝基板周圍增加去耦電容，對于所加的電容容值建議均使用0.1μF，且應(yīng)在該電源網(wǎng)絡(luò)輸出管腳處至少添加一個(gè)去耦電容，具體數(shù)量可根據(jù)實(shí)際布板情況增減。

圖13 3.3 V電源Z阻抗曲線

5 產(chǎn)品研制生產(chǎn)與電參數(shù)測試分析

基板與外殼加工制作完成后，與檢驗(yàn)合格芯片等元器件一起進(jìn)行3D-SiP電路封裝，封裝工藝參數(shù)、過程控制嚴(yán)格按封裝工藝文件進(jìn)行；封裝生產(chǎn)出的產(chǎn)品進(jìn)行電參數(shù)測試分析，該陶瓷封裝產(chǎn)品參見圖14。

圖14 初樣電路

經(jīng)測試，電路系統(tǒng)在-45℃～+85℃下，芯片最高工作頻率200 MHz，系統(tǒng)供電電源電壓3.3 V，上下波動(dòng)不超過0.5 V，輸出高電平大于2.4 V，低電平小于0.5 V，實(shí)驗(yàn)測試結(jié)果與仿真結(jié)果一致性良好，電路各項(xiàng)技術(shù)指標(biāo)均可滿足系統(tǒng)設(shè)計(jì)要求，見表1。

表1 3D-SiP產(chǎn)品主要技術(shù)指標(biāo)的設(shè)計(jì)值與實(shí)測值一致性情況

6 結(jié)論

本文通過一款上下腔、3D疊層的氣密性陶瓷封裝的數(shù)字信號處理系統(tǒng)產(chǎn)品的設(shè)計(jì)，利用Cadence Release 16.3及SIwave5軟件進(jìn)行信號完整性仿真分析及電源完整性仿真分析（包括諧振分析和關(guān)鍵芯片Z阻抗分析），并根據(jù)仿真結(jié)果，采用增加去耦電容、改變走線布局、增加地平面等方式對封裝進(jìn)行設(shè)計(jì)優(yōu)化，優(yōu)化后的仿真結(jié)果表明系統(tǒng)具備了較好的信號/電源完整性；產(chǎn)品研制生產(chǎn)后對陶瓷封裝的電參數(shù)測試分析，結(jié)果表明電路各項(xiàng)指標(biāo)均滿足系統(tǒng)的設(shè)計(jì)要求，與仿真結(jié)果相吻合，表明本文基于信號/電源完整性的3D-SiP陶瓷封裝設(shè)計(jì)是合理的。同時(shí)，本文基于信號/電源完整性的設(shè)計(jì)方法也可為后續(xù)集成電路三維封裝產(chǎn)品的設(shè)計(jì)提供參考。

[1]耶菲,張軍,蘆彩香.系統(tǒng)級封裝技術(shù)研究及實(shí)現(xiàn)[J].電腦知識與技術(shù),2015,(11):94-96.

[2]楊軼博,丁榮崢,高娜燕，等.高密度陶瓷封裝電設(shè)計(jì)中噪聲控制研究[J].電子與封裝,2013,13(9):1-5.

[3]孟辰.高速電路中反射、串?dāng)_及SSN的分析與研究[D].西安電子科技大學(xué),2013.

[4]劉學(xué)杰,高進(jìn).高速印制電路板中電源完整性的優(yōu)化設(shè)計(jì)[J].電子科技,2015,28(12):147-149.

[5]肖丹.電源完整性設(shè)計(jì)中的諧振仿真[J].安全與電磁兼容, 2012,(6):85-88,91.

[6]張建新.高速PCB的信號和電源完整性問題研究[D].西安電子科技大學(xué),2012.

A Design of 3D-SiP Ceramic Package Based on Signal/Power Integrity

ZHANG Rongzhen,GAO Nayan,ZHU Yuan,DING Rongzheng
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214035,China）

Recently it is a common way to manufacture products of miniaturization,high-density and high-performance using 3D integration technology.The paper presents a design of 3D-SiP ceramic package based on signal/power integrity.The product is of 3D multi-stack air tightness ceramic package structure with the upper and lower cavities.The simulation is performed using Cadence Release 16.3 and SIwave5.After the simulation,the design is optimized.The experimental test results coincide with the simulation.

3D-SiP;signal/power integrity;ceramic package

TN305.94

A

1681-1070（2017）01-0001-05

2016-10-21